本实用新型涉及电路技术领域，特别涉及一种频率自适应时钟集成电路芯片。
背景技术：
在一些电子工程应用中，经常涉及到并行数据通过排线传输到远端电路板，例如，LED显示屏当中存在大量的并行数据传输，传输距离较短时问题不大，但是，如果传输距离达到几十厘米，甚至1至2米时，信号的完整性受损、数据的误码率明显提高，同时EMC（电磁干扰）问题变得严重，影响电子产品生产及EMC合格认证。解决这一问题目前的方法是，将并行数据转换为串行数据，通过LVDS差分线传输至远端电路板，远端电路板再将串行数据还原为并行数据，该方法虽然能够解决上述问题，但实施中需要“时钟恢复电路”和“频率自适应时钟电路”。现成的串并转换芯片大都集成了时钟恢复电路，但频率自适应时钟电路目前还没有现成的集成电路。
请参阅图1，其为常规的数据并串转换及LVDS传输方框示意图，由发送端芯片、LVDS线（差分传输线）、接收端芯片组成。在应用中接收端芯片需要参考时钟RCLK，而且RCLK的频率必须与发送端芯片数据时钟DCLK频率相同，如果数据时钟DCLK的频率是固定的，例如25MHz、27MHz、40MHz等，那么选用同一频率的晶振时钟作为RCLK即可，接收端芯片内部锁相环（PLL）很快处于锁定状态，并通过LOCK引脚输出高电平指示锁定状态，接收端芯片正常工作并输出并行数据。但是，在LED显示屏等应用中，同一套电路系统在不同场合，发送端DCLK的频率是可以设置而改变的，如果接收端仍然选用固定频率的晶振时钟，当DCLK和RCLK频率有差别时，接收端芯片内部的锁相环无法处于锁定状态，并通过LOCK引脚输出低电平指示未锁定状态，接收端芯片处于未锁定状态将无法输出并行数据。
因而现有技术还有待改进和提高。
技术实现要素：
鉴于上述现有技术的不足之处，本实用新型的目的在于提供一种频率自适应时钟集成电路芯片，可能根据发送端芯片输出的不同频率的数据时钟输出不同的工作时钟信号，确保接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同。
为了达到上述目的，本实用新型采取了以下技术方案：
一种频率自适应时钟集成电路芯片，发送端芯片通过差分传输线连接接收端芯片，接收端芯片与所述频率自适应时钟集成电路芯片连接，所述频率自适应时钟集成电路芯片包括芯片本体以及设置在所述芯片本体内部的电路，所述电路包括压控锁相环和斜波电压产生模块，所述压控锁相环连接所述接收端芯片和晶振，所述接收端芯片还连接所述斜波电压产生模块，其中，所述晶振用于产生所述压控锁相环工作所需的基准时钟信号，所述斜波电压产生模块用于根据接收端芯片的LOCK端输出的LOCK信号输出不同的斜波电压至所述压控锁相环，以使所述压控锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。
所述的频率自适应时钟集成电路芯片中，所述芯片本体上设置有若干个与芯片本体内部的电路相连的引脚，所述引脚包括：基准电压输出引脚、电源引脚、接地引脚、锁定引脚、晶振时钟引脚和工作时钟引脚。
所述的频率自适应时钟集成电路芯片中，所述斜波电压产生模块包括精密稳压单元、反相器、分频单元、分压单元、计数器和限流单元，所述精密稳压单元的输入端输入5V电源，所述精密稳压单元的输出端依次通过分压单元和计数器连接限流单元和压控锁相环，所述计数器还连接所述分频单元和反相器的输出端，所述反相器的输入端连接接收端芯片的LOCK端，分频单元还连接晶振。
所述的频率自适应时钟集成电路芯片中，所述分压单元包括若干个分压电阻，若干个所述分压电阻的一端连接精密稳压单元的输出端，若干个所述分压电阻的另一端连接计数器。
所述的频率自适应时钟集成电路芯片中，所述计数器包括使能端、时钟信号输入端和若干个开关，每一个开关的一端连接一分压电阻的另一端，每一个开关的另一端连接限流单元和压控锁相环，使能端连接反相器的输出端，反相器的输入端输入LOCK信号，时钟信号输入端连接分频单元的一端，分频单元的另一端输入基准时钟信号。
所述的频率自适应时钟集成电路芯片中，所述限流单元包括下拉电阻，下拉电阻的一端连接每一个开关的另一端和压控锁相环，下拉电阻的另一端接地。
所述的频率自适应时钟集成电路芯片中，所述频率自适应时钟集成电路芯片的封装为SOP6封装或DIP6封装。
相较于现有技术，本实用新型提供的频率自适应时钟集成电路芯片，包括芯片本体以及设置在所述芯片本体内部的电路，所述电路包括压控锁相环和斜波电压产生模块，所述压控锁相环连接所述接收端芯片和晶振，所述接收端芯片还连接所述斜波电压产生模块，其中，所述晶振用于产生所述压控锁相环工作所需的基准时钟信号，所述斜波电压产生模块用于根据接收端芯片的LOCK端输出的LOCK信号输出不同的斜波电压至所述压控锁相环，以使所述压控锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。本实用新型通过在芯片内部集成压控锁相环和斜波电压产生模块，能根据发送端芯片输出的不同频率的数据时钟输出不同的工作时钟信号，确保接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同，从而进一步使得接收端芯片可以输出并行数据，实行数据的并串转换。
附图说明
图1为现有的数据并串转换的原理图。
图2为本实用新型提供的频率自适应时钟集成电路芯片的示意图。
图3为本实用新型提供的频率自适应时钟集成电路芯片中，所述斜波电压产生模块的一较佳实施例的原理图。
图4为本实用新型提供的频率自适应时钟集成电路芯片的封装示意图。
具体实施方式
本实用新型提供一种频率自适应时钟集成电路芯片，为使本实用新型的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
请参阅图2，本实用新型提供的频率自适应时钟集成电路芯片1，其中发送端芯片2通过差分传输线4连接接收端芯片3，接收端芯片3与所述频率自适应时钟集成电路芯片1连接，所述发送端芯片2的型号可以为MAX9205、MAX9207、DS92LV1023等，所述接收端芯片3的型号可以为MAX9206、MAX9208、DS92LV1224等。上电后，一般而言接收端芯片3处于未锁定状态，接收端芯片3的LOCK端输出低电平至频率自适应时钟集成电路芯片1，使频率自适应时钟集成电路芯片1输出与发送端芯片2输出的数据时钟的频率相同的工作时钟至接收端芯片3，使接收端芯片3内部的锁相环锁定，从而输出并行数据。
进一步来说，请继续参阅图2，所述频率自适应时钟集成电路芯片1包括芯片本体以及设置在所述芯片本体内部的电路，所述电路包括压控锁相环10和斜波电压产生模块20，所述压控锁相环10连接所述接收端芯片3和晶振30，所述接收端芯片3还连接所述斜波电压产生模块20，其中，所述晶振30用于产生所述压控锁相环10工作所需的基准时钟信号，所述斜波电压产生模块20用于根据接收端芯片3的LOCK端输出的电平输出不同的斜波电压至所述压控锁相环10，以使所述压控锁相环10输出与发送端芯片2输出的数据时钟的频率相同的工作时钟至接收端芯片3。
具体来说，压控锁相环10工作需要的基准时钟来自晶振30产生的固定频率时钟SCLK，压控锁相环10输出的工作时钟的频率受斜波电压Vr控制，而接收端芯片3的LOCK端输出的LOCK信号作为斜波电压产生模块20的工作使能，当接收端芯片3的LOCK端输出的LOCK信号为低电平时，斜波电压产生模块20正常工作，产生一定幅度范围的斜波电压Vr（即电压Vr随时间缓慢增加），当接收端芯片3的LOCK端输出的LOCK信号为高电平时，斜波电压产生模块20保持输出的斜波电压Vr的值不变。
上电后，一般而言接收端芯片处于未锁定状态，接收端芯片3的LOCK端输出低电平使能斜波电压产生模块20，使得斜波电压Vr缓慢增加，导致压控锁相环10输出的工作时钟即接收端芯片3的参考时钟RCLK的频率也缓慢改变，当参考时钟的频率等于发送端芯片2输出的数据时钟DCLK的频率时，接收端芯片3即刻进入锁定状态，此时接收端芯片3的LOCK端输出高电平，暂停斜波电压产生模块20，使斜波电压Vr的电压值保持不变，确保参考时钟RCLK与数据时钟DCLK的频率保持相同，从而使得接收端芯片3可以输出并行数据。
本实用新型通过在芯片内部集成压控锁相环和斜波电压产生模块，能根据发送端芯片2输出的不同频率的数据时钟DCLK输出不同的工作时钟信号，确保接收端芯片3的参考时钟RCLK与发送端芯片2输出的数据时钟的频率相同，从而进一步使得接收端芯片3可以输出并行数据，实行数据的并串转换，其中所述压控锁相环10的电路原理为现有技术，在此不再对其进行详细描述。
进一步来说，请参阅图4，所述芯片本体上设置有若干个与芯片本体内部的电路相连的引脚，所述引脚包括：基准电压输出引脚Vref、电源引脚VCC、接地引脚GND、锁定引脚LOCK、晶振时钟引脚SCLK和工作时钟引脚RCLK，其中所述电源引脚VCC用于连接5V电源，所述基准电压输出引脚Vref用于输出基准电压，方便连接退耦电容，所述接地引脚GND用于连接接地端，所述锁定引脚LOCK用于输入LOCK信号，所述晶振时钟引脚SCLK用于输入晶振30产生的参考时钟，所述工作时钟引脚RCLK用于输出工作时钟。
请一并参阅图2和图3，所述斜波电压产生模块20包括精密稳压单元201、反相器202、分频单元203、分压单元204、计数器205和限流单元206，所述精密稳压单元201的输入端输入5V电源，所述精密稳压单元201的输出端依次通过分压单元204和计数器205连接限流单元206和压控锁相环10，所述计数器205还连接所述分频单元203和反相器202的输出端，所述反相器202的输入端连接接收端芯片3的LOCK端，分频单元203还连接晶振30。
具体来说，所述精密稳压单元201其稳压作用，其具体的电路原理为现有技术，在此不再赘述；所述反相器202用于对LOCK信号取反；所述分频单元203用于降低晶振30产生的基准时钟信号的频率，以便匹配接收端芯片的锁相环速度，其具体的电路原理为现有技术，在此不再赘述；所述分压单元204用于对精密稳压单元201输出的基准电压进行分压处理，以获得各种斜波电压Vr的电压值；所述计数器205用于调节输出的工作时钟的频率；所述限流单元206起限流作用。
请继续参阅图2和图3，所述分压单元204包括若干个分压电阻R1，若干个所述分压电阻的一端连接精密稳压单元201的输出端，若干个所述分压电阻的另一端连接计数器205。
请继续参阅图2和图3，所述计数器205包括使能端EN、时钟信号输入端CLK和若干个开关，每一个开关的一端连接一分压电阻的另一端，每一个开关的另一端连接限流单元206和压控锁相环10，使能端EN连接反相器202的输出端，反相器202的输入端输入LOCK信号，时钟信号输入端CLK连接分频单元203的一端，分频单元203的另一端输入基准时钟信号SCLK。
请继续参阅图2和图3，所述限流单元206包括下拉电阻R10，下拉电阻R10的一端连接每一个开关的另一端和压控锁相环10，下拉电阻R10的另一端接地。
为了更好的理解本实用新型，以下结合图2和图3对本实用新型的技术方案作详细说明：
图3是本实用新型斜波电压产生模块的一较佳实施例的原理图，以10位精度为例，工作电压5V经过精密稳压单元201得到基准电压Vref，基准电压Vref经过各种电阻（本实施例中为R0~R9）分压来获得各种斜波电压Vr电压值，10位计数器（b9b8...b1b0）控制10个开关（本实施例中为K0~K9），bi对应控制Ki，bi为0开关断开，bi为1开关闭合，10位共有1024种开关状态，电压精度为Vref/1023，精度高达mV级别，晶振30产生的基准时钟信号SCLK通过分频单元203降低频率，以便匹配接收端芯片3的锁相环速度，分频后的时钟即为计数器205的工作时钟，LOCK信号取反后，作为计数器205的使能信号，LOCK信号为低电平，取反后为高电平，计数器205处于计数状态，反之，LOCK信号为高电平，取反后为低电平，计数器205停止计数并保持当前计数值，计数器205的计数值对应10个开关状态组合，或对应某一斜波电压Vr电压值，也就对应某一数据时钟RCLK的频率。本实用新型通过LOCK信号控制时钟复制电路，使其调节输出的参考时钟RCLK的频率，当接收端芯片3处于锁定状态后，拉高LOCK信号即刻使时钟复制电路保持当前参考时钟RCLK的频率不变，维持锁定状态，锁定状态即可以输出并行数据。
进一步地，本实用新型提供的频率自适应时钟集成电路芯片1可以采用SOP6封装或DIP6封装。
综上所述，本实用新型提供的频率自适应时钟集成电路芯片，包括芯片本体以及设置在所述芯片本体内部的电路，所述电路包括压控锁相环和斜波电压产生模块，所述压控锁相环连接所述接收端芯片和晶振，所述接收端芯片还连接所述斜波电压产生模块，其中，所述晶振用于产生所述压控锁相环工作所需的基准时钟信号，所述斜波电压产生模块用于根据接收端芯片的LOCK端输出的LOCK信号输出不同的斜波电压至所述压控锁相环，以使所述压控锁相环输出与发送端芯片输出的数据时钟的频率相同的工作时钟至接收端芯片。本实用新型通过在芯片内部集成压控锁相环和斜波电压产生模块，能根据发送端芯片输出的不同频率的数据时钟输出不同的工作时钟信号，确保接收端芯片的参考时钟与发送端芯片输出的数据时钟的频率相同，从而进一步使得接收端芯片可以输出并行数据，实行数据的并串转换。
可以理解的是，对本领域普通技术人员来说，可以根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，而所有这些改变或替换都应属于本实用新型所附的权利要求的保护范围。