极性码的灵活信息块大小支持的制作方法

本申请根据35u.s.c.§119(e)要求在2017年3月23日提交的题为“极性码的灵活块大小支持”的美国临时专利申请序列号62/475,457的优先权，其全部内容通过引用并入本文。

背景技术：

已经实现了各种无线蜂窝通信系统，包括第三代合作伙伴计划(3gpp)通用移动电信系统(umts)、3gpp长期演进(lte)系统和3gpplte-advanced(lte-a)系统。正在开发基于lte和lte-a系统的下一代无线蜂窝通信系统，诸如第五代(5g)无线系统/5g移动网络系统。各种蜂窝通信系统可以实现极性码。

技术实现要素：

附图说明

通过下面给出的详细描述和本公开的各种实施例的附图，将更全面地理解本公开的实施例。然而，尽管附图有助于解释和理解，但它们仅是辅助，并且不应被视为将本公开限制于其中描绘的特定实施例。

图1示出了根据本公开的一些实施例的极性码的场景。

图2示出了根据本公开的一些实施例的数据比特、奇偶校验比特和冻结比特的位置的示例性场景。

图3示出了根据本公开的一些实施例的数据比特、奇偶校验比特和冻结比特的位置的示例性场景。

图4示出了根据本公开的一些实施例的包括极性编码器的示例性电路。

图5示出了根据本公开的一些实施例的包括极性解码器的示例性电路。

图6示出了根据本公开的一些实施例的演进节点b(enb)和用户设备(ue)。

图7示出了根据本公开的一些实施例的用于ue在极性编码方案中支持填充比特附接的硬件处理电路。

图8示出了根据本公开的一些实施例的用于enb在极性编码方案中支持填充比特附接的硬件处理电路。

图9示出了根据本公开的一些实施例的用于ue在极性编码方案中支持填充比特附接的方法。

图10示出了根据本公开的一些实施例的用于enb在极性编码方案中支持填充比特附接的方法。

图11示出了根据本公开的一些实施例的装置的示例部件。

图12示出了根据本公开的一些实施例的基带电路的示例接口。

具体实施方式

已经实现或正在提出各种无线蜂窝通信系统，包括第三代合作伙伴计划(3gpp)通用移动电信系统(umts)、3gpp长期演进(lte)系统、3gpplte-advanced(lte-a)系统和第五代(5g)无线系统/5g移动网络系统/5g新空口(nr)系统。

各种无线蜂窝通信系统可以包含极性码，由于固有的码构造问题和相互依赖性，这可能增加编码和解码的复杂性。例如，编码复杂性和/或解码复杂性可随着块大小和/或码率的小变化而明显变化。

本文讨论的是在极性编码方案中支持填充比特附接的各种机制和方法(例如，对于极性编码器和/或极性解码器)。所讨论的机制和方法的优点在于它们可以明显降低代码设计和/或存储和/或解码器实施方式的复杂性。通过应用零填充，由底层极性编码器和/或极性解码器本地支持的粗略块大小集合(例如，由极性编码器和/或极性解码器支持的组合)，可以减少设计复杂性同时仍然适应输入大小的灵活性。

在以下描述中，讨论了许多细节以提供对本公开的实施例的更彻底的解释。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他情况下，众所周知的结构和装置以框图形式而不是详细示出，以避免模糊本公开的实施例。

需指出，在实施例的对应附图中，信号用线表示。一些线可以更厚，以指示更多数量的组成信号路径，和/或在一个或多个端部具有箭头，以指示信息流的方向。这些指示不是限制性的。而是，这些线与一个或多个示例性实施例结合使用，以便于更容易地理解电路或逻辑单元。如设计需要或偏好所指示的任何表示的信号实际上可以包括可以在任一方向上行进的一个或多个信号，并且可以用任何合适类型的信号方案来实现。

在整个说明书和权利要求书中，术语“连接”表示在没有任何中间装置的情况下连接的物体之间的直接电气、机械或磁性连接。术语“耦合”表示连接的物体之间的直接电气、机械或磁性连接或通过一个或多个无源或有源中间装置的间接连接。术语“电路”或“模块”可以指代被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”可以指代至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在...中”的含义包括“在...中”和“在...上”。

术语“基本上”、“接近”、“近似”、“近似”和“约”通常指的是在目标值的+/-10％之内。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象，仅表示引用了相似对象的不同实例，并不意味着暗示如此描述的对象必须在时间上、空间上、排序中或以任何其他方式在给定的序列中。

应当理解，如此使用的术语在适当的情况下是可互换的，使得本文描述的本发明的实施例例如能够以不同于本文所示或以其他方式描述的方向的其他取向操作。

使用说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有的话)用于描述目的而不一定用于描述永久相对位置。

出于实施例的目的，各种电路、模块和逻辑块中的晶体管为隧道fet(tfet)。各种实施例的一些晶体管可以包括金属氧化物半导体(mos)晶体管，其包括漏极、源极、栅极和体端子。晶体管还可以包括三栅极和finfet晶体管，环栅圆柱晶体管，方形导线或矩形带状晶体管或实现诸如碳纳米管或自旋电子器件的晶体管功能的其他器件。mosfet对称的源极和漏极端子为相同的端子并且在此可互换使用。另一方面，tfet器件具有不对称的源极和漏极端子。本领域技术人员将理解，在不脱离本公开的范围的情况下，其他晶体管，例如，双极结晶体管-bjtpnp/npn、bicmos、cmos等可以用于一些晶体管。

出于本公开的目的，短语“a和/或b”和“a或b”表示(a)、(b)或(a和b)。出于本公开的目的，短语“a、b和/或c”表示(a)、(b)、(c)、(a和b)、(a和c)、(b和c)或(a、b和c)。

另外，本公开中讨论的组合逻辑和顺序逻辑的各种元件可以涉及物理结构(诸如与门、或门或异或门)，或者涉及实现所讨论逻辑的布尔等价物的逻辑结构的器件的合成或以其他方式优化的集合。

另外，出于本公开的目的，术语“enb”可以指代支持传统lte的演进节点b(enb)、下一代或具有5g能力的enb、接入点(ap)和/或另一个用于无线通信系统的基站。术语“gnb”可以指具有5g能力或nr能力的enb。出于本公开的目的，术语“ue”可以指用于无线通信系统的传统lte能力的用户设备(ue)、站(sta)和/或另一移动设备。术语“ue”还可以指代下一代或5g能力的ue。

以下讨论的enb和/或ue的各种实施例可以处理各种类型的一个或多个传输。传输的一些处理可以包括解调、解码、检测、解析和/或以其他方式处理已经接收到的传输。在一些实施例中，处理传输的enb或ue可以确定或识别传输的类型和/或与传输相关联的条件。对于一些实施例，处理传输的enb或ue可以根据传输的类型来动作，和/或可以基于传输的类型有条件地动作。处理传输的enb或ue还可以识别由传输承载的数据的一个或多个值或字段。处理传输可以包括通过协议栈的一个或多个层(其可以在例如硬件和/或软件配置的元件中实现)移动传输，诸如通过移动已经由enb或者ue通过协议栈的一个或多个层接收的传输。

以下讨论的enb和/或ue的各种实施例还可以生成各种类型的一个或多个传输。一些传输的生成可以包括调制、编码、格式化、组装和/或以其他方式处理待传送的传输。在一些实施例中，生成传输的enb或ue可以建立传输的类型和/或与传输相关联的条件。对于一些实施例，生成传输的enb或ue可以根据传输的类型来动作，和/或可以基于传输的类型有条件地动作。生成传输的enb或ue还可以确定由传输承载的数据的一个或多个值或字段。生成传输可以包括通过协议栈的一个或多个层(其可以在例如硬件和/或软件配置的元件中实现)移动传输，诸如通过移动由enb或者ue通过协议栈的一个或多个层发送的传输。

在各种实施例中，资源可以跨越无线通信系统的各种资源块(rb)、物理资源块(prb)和/或时间段(例如，帧、子帧和/或时隙)。在一些上下文中，分配的资源(例如，信道、正交频分复用(ofdm)符号，子载波频率，资源元素(re)和/或其部分)可以通过无线通信链路格式化以用于传输(并且在其之前)。在其他上下文中，可以通过无线通信链路从接收(并且在其之后)来检测所分配的资源(例如，信道，ofdm符号，子载波频率，re和/或其部分)。

图1示出了根据本公开的一些实施例的极性码的场景。第一场景110可以支持奇偶校验极性码(pc)和/或pc方案。额外的pc冻结比特的开销可以分布在冻结比特之间以及信息比特和crc16比特的有效载荷中。第二场景120可以支持奇偶校验pc和/或pc方案。附加crc的开销可伴随冻结比特以及信息比特和crc16+n比特的有效载荷。

极性码可以支持相对灵活的信息和代码块大小。例如，使用极性码可以在输入上使用一比特粒度。然而，利用这种精细的粒度，在编码器侧和/或解码器侧可能存在实现成本。对于某些种类的极性码，这些成本可能会被放大，诸如奇偶校验极性码或分布式/散列辅助极性码。该成本可能涉及识别和存储各种类型的比特的位置以及在编码器和/或解码器中处理这些比特。

在极性码中，输入位置可以标记为数据位置或冻结位置。这可以简化编码操作和解码操作的实施方式。单个可靠性比特序列可用于识别哪些比特对应于数据以及哪些比特对应于冻结比特。在各种实施例中，数据比特还可以包含crc，其可以用于辅助列表解码以选择合适的候选者作为估算的数据比特。通常，相关联的crc校验可以被认为是可以与核心列表极性解码算法分开执行的并行操作。

相反，在诸如奇偶校验极性编码的一些新方法中，除了数据比特和冻结比特(例如，冻结位置)之外，还可以存在附加输入位置类型，诸如奇偶校验比特。这些奇偶校验比特可以散布，并且还可以在一组数据比特和一组奇偶校验比特之间形成附加链接。这可能导致额外的复杂性，因为输入内的那些比特的奇偶校验比特的数量和实际位置可以根据数据块大小和码率而变化。

在下面的表1中提供的示例中，第一栏(kp)指示数据比特的数量，并且其余栏指示各种编码率。反过来，对于各种数量的数据比特，行指示可以支持特定编码率的奇偶校验比特的数量。例如，对于kp＝40的多个数据比特，为了支持1/5的编码率，可以设置第一算法以提供31个奇偶校验比特，同时可以设置第二算法以提供25个奇偶校验比特。

表1：数量为kp的奇偶校验比特和各种码率的示例

极性码长度n(例如，母码长度)可以为最接近2的幂，其大于kp除以编码率。然后，可以使用极性码长度n来确定冻结比特的数量，其可以等于码长度减去数据比特的数量减去奇偶校验比特的数量(例如，从极性码长度中减去数据比特和奇偶校验比特之后剩余的比特)。

继续上面的示例，对于kp＝40个数据比特位置和1/5的码率，kp除以1/5为200，所以极性码长度n＝256(最接近的大于200的2的幂)。对于极性码长度为256、40个数据比特位置以及31个奇偶校验比特位置(对于第一算法)或25个奇偶校验比特位置(对于第二算法)，可能有256-40-31＝185个冻结比特(对于第一算法)，或256-40-25＝191个冻结比特(对于第二算法)。

通常，pc极性码中的pc比特的数量可以根据以下等式确定：

fp＝log2n×(a-|a×(k/m-1/2)|²)

其中：k可以为信息比特的数量；n可以为用于编码k个信息比特(例如，数据比特)的极性码的母码大小，以生成用于传输的m个比特；以及m可以为发送的比特的数量。在一些实施例中，fp可以为用于确定奇偶校验比特的数量的阈值，但是奇偶校验比特的实际数量可以基于具有两个阶段的过程来确定。在第一阶段，可以为奇偶校验比特(和/或pc冻结比特)标记少量相对更可靠的比特位置，并且可以为奇偶校验比特(和/或pc冻结比特)标记额外的、更大数量的相对较不可靠的比特位置。

在各种实施例中，对于40到100个比特之间的块大小(例如，数据比特的数量)，为了支持长度为{576，288，144，72}的编码序列(其可以例如通过极性编码和速率匹配来获得)，速率和/或长度的组合的数量可以为约60×4＝120个组合。此外，可以设置一种设计以为数据比特、奇偶校验比特和/或冻结比特的位置的每个组合提供存储装置。这些比特的排列(数据，奇偶校验和/或冻结)可能影响与调度和延迟相关的解码实施方式的各方面。此外，对于接近但不同的数据比特数，延迟可能会有所不同。例如，对于kp＝59和576个编码比特，延迟可能与k＝60和576个编码比特不同，即使它们在块长度(例如，数据比特数)上彼此非常接近，并且另外，数据比特、pc比特和/或冻结比特的位置也可能不同。例如，在使用简化的连续消除列表解码器或多比特解码器时，这可能为真。

通常，对于每组块大小k(例如，数据比特数)、极性码长度/母码长度n以及发送的比特数m，pc比特的数量可以不同，并且pc比特的位置也可能不同。适应这种差异可能导致编码器侧和/或解码器侧的复杂性增加。例如，在块大小k在28个比特和128个比特之间，并且发送的比特数m为{576，288，144和/或72}，可以支持约4×100＝400个组合；并且对于每个组合，可以设置一种设计以提供存储装置以识别极性码输入中(例如，极性编码器的输入中)pc比特的数量和pc比特的位置。此外，可以设置一种设计以为许多情况提供附加的硬件解码器，这可能使整体设计复杂化。

图2示出了根据本公开的一些实施例的数据比特、奇偶校验比特和冻结比特的位置的示例性场景。场景200可以涉及具有极性码大小n＝256个比特的实施例，其中奇偶校验比特根据数据块大小k出现在不同的位置。

针对各种块大小k(例如，从k＝57到k＝64)描绘了256个比特的比特指数191至228。对于每个块大小k，每个比特指数可以对应于数据比特(标记为“i”)、奇偶校验比特(标记为“pc”)和冻结比特(标记为“f”)。奇偶校验比特可能出现在不同的位置，并可能干扰数据位置。

在各种实施例中，可以通过在用极性码编码之前应用填充步骤(例如，零填充步骤)来支持用于输入到极性码的块大小的粗略集合。这可以有利地使得能够仅针对为预定数量的倍数的一组块大小来定义极性码图案。例如，在一些实施例中，可以仅为大小为四的倍数的数据块(例如，包括28，32，60，64等)定义极性码图案。然后，可以通过填充数据块以获得大小为4的倍数的数据块来支持具有其他块大小的数据块。可以通过将数字(诸如“0”或“1”)添加到数据块的开头和数据块的末尾或者在数据块的各种预定位置之前或之后来填充数据块。

图3示出了根据本公开的一些实施例的数据比特、奇偶校验比特和冻结比特的位置的示例性场景。场景300可以涉及具有极性码大小n＝256个比特的实施例，其中奇偶校验比特根据数据块大小k出现在不同的位置。

针对各种块大小k(例如，从k＝57到k＝64)描绘了256个比特的比特指数191至228。对于每个块大小k，每个比特指数可以对应于数据比特(标记为“i”)、奇偶校验比特(标记为“pc”)和冻结比特(标记为“f”)。奇偶校验比特可能出现在不同的位置，并可能干扰数据位置。

场景200可以对应于填充方案(例如，零填充方案)，其中数据块用预定数字(例如，“0”)填充。与场景200相比，对于k为61比特、62比特和63比特的数据块大小，数据比特(“i”)可以用具有发送侧和接收侧均已知的预定值的填充比特填充(例如，用“0”)以形成具有大小为60比特的填充数据块。k＝61比特的数据块大小可以使用3个填充比特，k＝62的数据块大小可以使用2个填充比特，以及k＝63的数据块大小可以使用一个填充比特。在一些实施例中，可以类似于冻结比特来处理填充比特。可以基于预定规则来确定数据比特组内的填充比特的实际位置(例如，它们可以放置在数据比特之前、数据比特之后或者在一组数据比特内的预定位置或定位)。对于一些实施例，例如，填充比特可以为零比特，和/或可以附加到一组数据块比特的末尾。

因此，编码器和解码器可以仅通过支持粗略范围的输入块大小和/或速率的大小和/或速率集合来支持精细范围的输入块大小(例如，以一个比特粒度)和/或速率。在一些实施例中，预定填充比特可以在解码过程中被视为冻结比特，或者可以经由其他手段来处理。这种技术可以有利地改进编码器和/或解码器实施方式，同时降低性能风险并保持灵活性。

图4示出了根据本公开的一些实施例的包括极性编码器的示例性电路。电路400可以适应长度为k的输入数据块(例如，长度为kp的数据块)。长度为k的数据块以及由电路400的极性编码器支持的一组块大小可以被提供给填充比特确定单元(例如，所支持的块大小k可以为四的倍数，诸如{24，28，32，36等等，直到128})。然后，填充比特确定单元可以基于数据块长度和极性编码器支持的块大小来确定待使用的填充比特的数量。填充比特确定单元可以输出长度为k'的填充数据块(例如，填充比特附接数据块)。虽然填充比特被描绘为附接，但是在各种实施例中，它们可以以任何顺序放置，包括散布在k个数据比特中。(填充比特数可以表示为fb；例如，对于k＝45，fb＝3和k'＝48)。

极性码参数集确定单元可以确定待使用的极性码序列，并且可以针对长度为k'的填充数据块确定数据比特、奇偶校验比特和冻结比特的位置。极性码参数集确定单元可以将编码比特的数量作为输入，任何其他输入也可被使用来确定极性码参数集。

长度为k'的填充数据块和极性码参数集(例如，由极性编码器参数集确定单元确定)可以提供给极性编码器，极性编码器可以输出具有n个比特数的极性码字。然后，速率匹配单元可以将具有n比特的极性码字作为输入，并且可以形成具有期望比特数m的发送码字以用于传输。

对于各种实施例：数据块可以具有第一比特数n1(例如，如本文所讨论的kp比特，和/或如图4中所描绘的k)；填充比特可以为第二比特数n2(例如，如本文所讨论的fb比特)；填充数据块可以具有第三比特数n3(例如，如图3所描绘的“i”，和/或如图4所描绘的k')；极性码字可以具有第四比特数n4(例如，如本文所讨论和/或图4中所描绘的n)；奇偶校验比特可以为第五比特数n5(例如，如图3所描绘的“pc”)；以及冻结比特可以为第六比特数n6(例如，如图3所描绘的“f”)。各种实施例可以遵循以下关系：

n1+n2＝n3

n3+n5+n6＝n4

在一些实施例中，ue可以实现用于诸如uci的例如上行链路(ul)传输的电路400。在一些实施例中，gnb可以实现用于诸如dci的例如下行链路(dl)传输的电路400。

图5示出了根据本公开的一些实施例的包括极性解码器的示例性电路。电路500可以包括极性解码器参数集确定单元，其可以确定正在使用的极性码序列以及用于长度为k'的填充数据块的数据比特、奇偶校验比特和冻结比特的位置。反过来，可以通过将输入的数据块的预期数据块长度k与电路500的极性解码器支持的一组块大小(例如，所支持的块大小k可以为四的倍数，诸如{24，28，32，36等，直到128})进行比较来建立长度为k'的填充数据块。

解速率匹配单元可以适应长度为m的接收码字。解速率匹配单元可以将接收到的具有m个比特的码字作为输入，并且可以形成作为输出的具有n个比特的极性码字。然后，极性解码器可以将具有n个比特的极性码字作为输入，并且基于极性解码器参数集(例如，如由极性解码器参数集确定单元确定，其可以包括数据比特和填充比特的数量k和/或它们的位置)，极性解码器可以获得原始数据的估算。原始数据的估算可以包括数据比特的数量k和/或它们的位置、填充比特的数量fb和/或它们的位置或两者(例如，数据比特和填充比特的数量k'和/或它们的位置)。因此，电路500可以确定接收的码字中的数据比特、填充比特、奇偶校验比特和冻结比特的位置。

对于各种实施例：极性码字可以具有第一比特数m1(例如，如本文所讨论的和/或图5中描绘的n)；填充数据块可以具有第二比特数m2(例如，如图3描绘的“i”，和/或如图5所描绘的k')；填充比特可以为第三比特数m3(例如，如本文所讨论的fb比特)；数据块可以具有第四比特数m4(例如，如本文所讨论的kp比特，和/或如图5所描绘的k)；奇偶校验比特可以为第五比特数m5(例如，如图3所描绘的“pc”)；冻结比特可以为第六比特数m6(例如，如图3所描绘的“f”)。各种实施例可以遵循以下关系：

m4+m3＝m2

m2+m5+m6＝m1

在一些实施例中，gnb可以实现用于诸如dci的例如dl传输的电路500。在一些实施例中，ue可以实现用于诸如uci的例如ul传输的电路500。

图6示出了根据本公开的一些实施例的enb和ue。图6包括enb610和ue630的框图，enb610和ue630可操作以彼此共存以及与lte网络的其他元件共存。描述了enb610和ue630的高级简化架构，以免模糊本实施例。需指出，在一些实施例中，enb610可以为固定的非移动装置。

enb610耦合到一个或多个天线605，并且ue630类似地耦合到一个或多个天线625。然而，在一些实施例中，enb610可以包含或包括天线605，并且在各种实施例中ue630可以包含或包括天线625。

在一些实施例中，天线605和/或天线625可以包括一个或多个定向或全向天线，其包括单极天线、偶极天线、环形天线、贴片天线、微带天线、共面波天线或适合于传输rf信号的其他类型的天线。在一些mimo(多输入和多输出)实施例中，天线605被分离以利用空间分集。

enb610和ue630可操作以在诸如无线网络的网络上彼此通信。enb610和ue630可以通过无线通信信道650彼此通信，无线通信信道650具有从enb610至ue630的下行链路路径和从ue630至enb610的上行链路路径。

如图6中所示，在一些实施例中，enb610可以包括物理层电路612、mac(媒体访问控制)电路614、处理器616、存储器618和硬件处理电路620。本领域技术人员将理解，除了示出的部件之外，还可以使用未示出的其他部件以形成完整的enb。

在一些实施例中，物理层电路612包括用于向ue630提供信号和从ue630接收信号的收发器613。收发器613使用一个或多个天线605向ue或其他装置提供信号和从ue或其他装置接收信号。在一些实施例中，mac电路614控制对无线介质的访问。存储器618可以为或可以包括存储介质/介质，诸如磁存储介质(例如，磁带或磁盘)、光学存储介质(例如，光盘)、电子存储介质(例如，传统的硬盘驱动器、固态磁盘驱动器或基于闪存的存储介质)或任何有形存储介质或非暂时性存储介质。硬件处理电路620可以包括执行各种操作的逻辑器件或电路。在一些实施例中，处理器616和存储器618被布置为执行硬件处理电路620的操作，诸如本文中参考enb610和/或硬件处理电路620内的逻辑器件和电路所描述的操作。

因此，在一些实施例中，enb610可以为包括应用处理器、存储器、一个或多个天线端口以及用于允许应用处理器与另一装置通信的接口的装置。

如图6中还示出的，在一些实施例中，ue630可以包括物理层电路632、mac电路634、处理器636、存储器638、硬件处理电路640、无线接口642和显示器644。本领域技术人员将理解，除了示出的部件之外，还可以使用未示出的其他部件以形成完整的ue。

在一些实施例中，物理层电路632包括用于向enb610(以及其他enb)提供信号和从enb610接收信号的收发器633。收发器633使用一个或多个天线625向enb或其他装置提供信号和从enb或其他装置接收信号。在一些实施例中，mac电路634控制对无线介质的访问。存储器638可以为或可以包括存储介质/介质，诸如磁存储介质(例如，磁带或磁盘)、光学存储介质(例如，光盘)、电子存储介质(例如，传统的硬盘驱动器、固态磁盘驱动器或基于闪存的存储介质)或任何有形存储介质或非暂时性存储介质。无线接口642可以被布置为允许处理器与另一装置通信。显示器644可以为用户提供视觉和/或触觉显示以与ue630(诸如触摸屏显示器)交互。硬件处理电路640可以包括执行各种操作的逻辑器件或电路。在一些实施例中，处理器636和存储器638被布置为执行硬件处理电路640的操作，诸如本文中参考ue630和/或硬件处理电路640内的逻辑器件和电路所描述的操作。

因此，在一些实施例中，ue630可以为包括应用处理器、存储器、一个或多个天线、用于允许应用处理器与另一装置通信的无线接口以及触摸屏显示器的装置。

图6的元件和具有相同名称或附图标记的其他附图的元件可以以本文关于任何这样的附图描述的方式操作或起作用(尽管这些元件的操作和功能不限于这些描述)。例如，图7-8和11-12还描绘了enb、enb的硬件处理电路、ue和/或ue的硬件处理电路的实施例，以及关于图6和图7-8和图11-12描述的实施例可以以本文关于任何附图描述的方式操作或起作用。

另外，尽管enb610和ue630各自被描述为具有若干单独的功能元件，但是可以组合一个或多个功能元件，并且可以通过软件配置的元件和/或其他硬件元件的组合来实现。在本公开的一些实施例中，功能元件可以指代在一个或多个处理元件上操作的一个或多个过程。软件和/或硬件配置元件的示例包括数字信号处理器(dsp)、一个或多个微处理器、dsp、现场可编程门阵列(fpga)、专用集成电路(asic)、射频集成电路(rfic)等等。

图7示出了根据本公开的一些实施例的用于ue在极性编码方案中支持填充比特附接的硬件处理电路。参考图6，ue可以包括本文讨论的各种硬件处理电路(诸如图7的硬件处理电路700)，该硬件处理电路继而可以包括可操作以执行各种操作的逻辑器件和/或电路。例如，在图6中，ue630(或其中的各种元件或部件，诸如硬件处理电路640，或其中的元件或部件的组合)可以包括这些硬件处理电路的一部分或全部。

在一些实施例中，这些硬件处理电路内的一个或多个器件或电路可以通过软件配置的元件和/或其他硬件元件的组合来实现。例如，处理器636(和/或ue630可以包括的一个或多个其他处理器)、存储器638和/或ue630的其他元件或部件(其可以包括硬件处理电路640)可以被布置为执行这些硬件处理电路的操作，诸如本文参考这些硬件处理电路内的器件和电路所描述的操作。在一些实施例中，处理器636(和/或ue630可以包括的一个或多个其他处理器)可以为基带处理器。

返回图7，ue630(或另一ue或移动手持机)的装置(其可操作以与无线网络上的一个或多个enb通信)可包括硬件处理电路700。在一些实施例中，硬件处理电路700可以包括一个或多个天线端口705，其可操作以通过无线通信信道(诸如无线通信信道650)提供各种传输。天线端口705可以耦合到一个或多个天线707(其可以为天线625)。在一些实施例中，硬件处理电路700可以包含天线707，而在其他实施例中，硬件处理电路700可以仅耦合到天线707。

天线端口705和天线707可操作以从ue向无线通信信道和/或enb提供信号，并且可操作以从enb和/或无线通信信道向ue提供信号。例如，天线端口705和天线707可操作以提供从ue630至无线通信信道650(并从无线通信信道650至enb610或至另一个enb)的传输。类似地，天线707和天线端口705可操作以提供从无线通信信道650(以及除其之外，从enb610或另一enb)至ue630的传输。

硬件处理电路700可以包括可根据本文讨论的各种实施例操作的各种电路。参考图7，硬件处理电路700可以包括第一电路710、第二电路720、第三电路730和/或第四电路740。

第一电路710可操作以识别具有比特数n1的数据块。第二电路720可操作以基于一组一个或多个参数和数据块的比特数n1来确定填充比特数n2。第一电路710可操作以经由接口712向第二电路720提供关于数据块的比特数n1(例如，数量n1本身)的信息。第三电路730可操作以利用n2个填充比特填充数据块以形成具有比特数n3的填充数据块。第二电路720可操作以经由接口722向第三电路730提供关于填充比特数n2(例如，数量n2本身)的信息。第四电路740可操作以对填充数据块的n3个比特进行编码，以形成具有比特数n4的极性码字。第三电路730可操作以经由接口732将关于具有n3个比特数(例如，填充数据块本身)的填充数据块的信息传送到第四电路740。硬件处理电路700可以包括用于基于极性码字向传输电路发送传输的接口。

在一些实施例中，数据块可以为uci块。

对于一些实施例，第二电路720可操作以至少基于数量n3识别奇偶校验比特数n5和n5个奇偶校验比特在极性编码器的输入端的位置。第二电路720还可操作以识别在极性编码器的输入端的n3个位置以用于插入填充数据块的n3个比特。第四电路740可操作以对填充数据块的n3个比特、n5个奇偶校验比特和冻结比特数n6进行编码，以形成极性码字的n4个比特。第二电路720可操作以经由接口722向第三电路730(以及通过第三电路730向第四电路740)提供奇偶校验比特数n3和n5个奇偶校验比特在极性编码器的输入端的位置。

在一些实施例中，第二电路720可操作以基于序列识别在极性编码器的输入端的n3个位置以用于放置填充数据块的n3个比特。第二电路还可操作以基于序列识别在极性编码器输入端的n6个位置以用于放置n6个冻结比特。第四电路740可操作以至少编码填充数据块的n3个比特和n6个冻结比特以形成极性码字的n4个比特。第二电路720可操作以经由接口722向第三电路730(以及通过第三电路730向第四电路740)提供在极性编码器的输入端的位置以用于放置n6个冻结比特。

对于一些实施例，该一个或多个参数的集合可以包括一组一个或多个支持的块大小。在一些实施例中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。对于一些实施例，n2个填充比特可以连接到数据块的初始比特。在一些实施例中，n2个填充比特可以连接到数据块的最后一个比特。对于一些实施例，n2个填充比特可以分散在数据块内。

在一些实施例中，第一电路710、第二电路720、第三电路730和/或第四电路740可以实现为单独的电路。在其他实施例中，第一电路710、第二电路720、第三电路730和/或第四电路740可以在电路中组合和实现，而不改变实施例的本质。

图8示出了根据本公开的一些实施例的用于enb在极性编码方案中支持填充比特附接的硬件处理电路。参考图6，enb可以包括本文讨论的各种硬件处理电路(诸如图8的硬件处理电路800)，该硬件处理电路继而可以包括可操作以执行各种操作的逻辑器件和/或电路。例如，在图6中，enb610(或其中的各种元件或部件，诸如硬件处理电路620，或其中的元件或部件的组合)可以包括这些硬件处理电路的一部分或全部。

在一些实施例中，这些硬件处理电路内的一个或多个器件或电路可以通过软件配置的元件和/或其他硬件元件的组合来实现。例如，处理器616(和/或enb610可以包括的一个或多个其他处理器)、存储器618和/或enb610的其他元件或部件(其可以包括硬件处理电路620)可以被布置为执行这些硬件处理电路的操作，诸如本文参考这些硬件处理电路内的器件和电路所描述的操作。在一些实施例中，处理器616(和/或enb610可以包括的一个或多个其他处理器)可以为基带处理器。

返回图8，enb610(或另一enb或基站)的装置(其可操作以在无线网络上与一个或多个ue通信)可包括硬件处理电路800。在一些实施例中，硬件处理电路800可以包括一个或多个天线端口805，其可操作以通过无线通信信道(诸如无线通信信道650)提供各种传输。天线端口805可以耦合到一个或多个天线807(其可以为天线605)。在一些实施例中，硬件处理电路800可以包含天线807，而在其他实施例中，硬件处理电路800可以仅耦合到天线807。

天线端口805和天线807可操作以从enb向无线通信信道和/或ue提供信号，并且可操作以从ue和/或无线通信信道向enb提供信号。例如，天线端口805和天线807可操作以提供从enb610至无线通信信道650(并从无线通信信道650至ue630或至另一个ue)的传输。类似地，天线807和天线端口805可操作以提供从无线通信信道650(以及除其之外，从ue630或另一ue)至enb610的传输。

硬件处理电路800可以包括可根据本文讨论的各种实施例操作的各种电路。参考图8，硬件处理电路800可以包括第一电路810、第二电路820和/或第三电路830。

第一电路810可操作以解码具有比特数m1的极性码字，以提取具有比特数m2的填充数据块。第二电路820可操作以基于填充数据块内的数据块比特数m4和一组一个或多个参数确定填充比特数m3。第一电路810可操作以经由接口812向第二电路820提供关于填充数据块(例如，填充数据块本身)的信息，并且经由接口814向第三电路830提供关于填充数据块的信息。第三电路830可操作以对填充数据块的m2个比特去填充，以形成比特数为m4的数据块。第二电路820可操作以经由接口822将关于填充比特数m3(例如，m3个填充比特的位置)的信息发送到第三电路830。硬件处理电路800可以包括用于基于来自接收电路的极性码字接收传输的接口。

在一些实施例中，数据块可以为uci块。

对于一些实施例，第二电路820可操作以至少基于数量m2识别奇偶校验比特数m5以及m5个奇偶校验比特在极性解码器的位置(例如，在极性解码器的输出端处)。第二电路820还可操作以识别极性解码器的m2个位置(例如，在极性解码器的输出端处)以用于移除填充数据块的m2个比特。第一电路820可操作以从极性码字的m1个比特中解码至少以下一者：填充数据块的m2个比特；m5个奇偶校验比特；以及冻结比特数m6。第二电路820可操作以经由接口812向第一电路810提供关于奇偶校验比特数m5和用于m5个奇偶校验比特的在极性解码器的位置的信息。

在一些实施例中，第二电路820可操作以基于序列识别在极性解码器的m2个位置(例如，在极性解码器的输出端处)以用于提取填充数据块的m2个比特。第二电路820还可操作以基于序列识别极性解码器的m6个位置(例如，在极性解码器的输出处)以用于提取m6个冻结比特。第一电路820可操作以从冻结码字的m1个比特中解码至少以下一者：填充数据块的m2个比特；以及m6个冻结比特。第二电路820可操作以经由接口812将关于极性解码器的冻结比特数m6的信息提供给第一电路810。

对于一些实施例，该一个或多个参数的集合可以包括一组一个或多个支持的块大小。在一些实施例中，一个或多个支持的块大小可以为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。对于一些实施例，m3个填充比特可以连接到数据块的初始比特。在一些实施例中，m3个填充比特可以连接到数据块的最后一个比特。对于一些实施例，m3个填充比特可以分散在数据块内。

在一些实施例中，第一电路810、第二电路820和/或第三电路830可以实现为单独的电路。在其他实施例中，第一电路810、第二电路820和/或第三电路830可以在电路中组合和实现，而不改变实施例的本质。

图9示出了根据本公开的一些实施例的用于ue在极性编码方案中支持填充比特附接的方法。参考图6，本文讨论可能涉及ue630和硬件处理电路640的方法。尽管以特定顺序示出了图9的方法900中的动作，但是可以修改动作的顺序。因此，所示实施例可以以不同顺序执行，并且一些动作可以并行执行。根据某些实施例，图9中列出的一些动作和/或操作是可选的。所呈现的动作的编号是为了清楚起见，并不旨在规定必须进行各种动作的操作顺序。另外，可以以各种组合利用来自各种流程的操作。

此外，在一些实施例中，机器可读存储介质可具有可执行指令，所述可执行指令在被执行时使ue630和/或硬件处理电路640执行包括图9的方法的操作。这种机器可读存储介质可以包括各种存储介质中的任何一种，例如磁存储介质(例如，磁带或磁盘)、光学存储介质(例如，光盘)、电子存储介质(例如，传统硬盘驱动器、固态磁盘驱动器或基于闪存的存储介质)或任何其他有形存储介质或非暂时性存储介质。

在一些实施例中，一种装置可以包括用于执行图9的方法的各种动作和/或操作的装置。

返回图9，各种方法可以根据本文讨论的各种实施例。方法900可以包括标识910、确定915、填充920和编码925。在各种实施例中，方法900还可以包括标识930、标识935、编码940、标识950、标识955和/或编码960。

在识别910中，可以识别具有n1比特数的数据块。在确定915中，可以基于一组一个或多个参数和数据块的n1个比特来确定填充比特数n2。在填充920中，可以用n2个填充比特填充数据块以形成具有n3比特数的填充数据块。在编码925中，可以对填充数据块的n3个比特进行编码以形成具有n4比特数的极性码字。

在一些实施例中，数据块可以为uci块。

对于一些实施例，在识别930中，基于至少数量n3，可以识别奇偶校验比特的数量n5和n5个奇偶校验比特在极性编码器的输入端的位置。在识别935中，可以识别在极性编码器的输入端的n3个位置以用于插入填充数据块的n3个比特。在编码940中，可以对填充数据块的n3个比特、n5个奇偶校验比特和冻结比特数n6进行编码以形成极性码字的n4个比特。

在一些实施例中，在识别950中，可以基于序列识别在极性编码器的输入端的n3个位置以用于放置填充数据块的n3个比特。在识别955中，可以基于序列识别在极性编码器的输入端的n6个位置以用于放置n6个冻结比特。在编码960中，可以对填充数据块的至少n3个比特和n6个冻结比特编码以形成极性码字的n4个比特。

对于一些实施例，该一个或多个参数的集合可以包括一组一个或多个支持的块大小。在一些实施例中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。对于一些实施例，n2个填充比特可以连接到数据块的初始比特。在一些实施例中，n2个填充比特可以连接到数据块的最后一个比特。对于一些实施例，n2个填充比特可以分散在数据块内。

图10示出了根据本公开的一些实施例的用于enb在极性编码方案中支持填充比特附接的方法。参考图6，本文讨论了可以涉及enb610和硬件处理电路620的各种方法。尽管以特定顺序示出了图10的方法1000中的动作，但是可以修改动作的顺序。因此，所示实施例可以以不同顺序执行，并且一些动作可以并行执行。根据某些实施例，图10中列出的一些动作和/或操作是可选的。所呈现的动作的编号是为了清楚起见，并不旨在规定必须进行各种动作的操作顺序。另外，可以以各种组合利用来自各种流程的操作。

此外，在一些实施例中，机器可读存储介质可具有可执行指令，所述可执行指令在被执行时使enb610和/或硬件处理电路620执行包括图10的方法的操作。这种机器可读存储介质可以包括各种存储介质中的任何一种，例如磁存储介质(例如，磁带或磁盘)、光学存储介质(例如，光盘)、电子存储介质(例如，传统硬盘驱动器、固态磁盘驱动器或基于闪存的存储介质)或任何其他有形存储介质或非暂时性存储介质。

在一些实施例中，一种装置可以包括用于执行图10的方法的各种动作和/或操作的装置。

返回图10，各种方法可以根据本文讨论的各种实施例。方法1000可以包括解码1010、确定1015和去填充1020。在各种实施例中，方法1000还可以包括标识1030、标识1035、解码1040、标识1050、标识1055和/或解码1060。

在解码1010中，可以解码具有m1比特数的极性码字以提取具有比特数m2的填充数据块。在确定1015中，可以基于填充数据块内的数据块的比特数m4和一组一个或多个参数来确定填充比特数m3。在去填充1020中，可以对填充数据块的m2个比特去填充，以形成具有比特数m4的数据块。

在一些实施例中，数据块可以为uci块。

在识别1030中，至少基于数量m2，可以识别奇偶校验比特数m5和m5个奇偶校验比特在极性解码器(例如，在极性解码器的输出端处)的位置。在识别1035中，可以识别极性解码器的m2个位置(例如，在极性解码器的输出端处)以用于移除填充数据块的m2个比特。在解码1040中，可以从极性码字的m1个比特中解码填充数据块的m2个比特、m5个奇偶校验比特和/或冻结比特数m6。

在识别1050中，可以基于序列识别在极性解码器(例如，在极性解码器的输出端处)的m2个位置以用于提取填充数据块的m2个比特。在识别1055中，可以基于序列识别极性解码器的m6个位置(例如，在极性解码器的输出端处)以用于提取m6个冻结比特。在解码1060中，可以从冻结码字的m1个比特中解码填充数据块的m2个比特和/或m6个冻结比特。

对于一些实施例，该一个或多个参数的集合可以包括一组一个或多个支持的块大小。在一些实施例中，一个或多个支持的块大小可以为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。对于一些实施例，m3个填充比特可以连接到数据块的初始比特。在一些实施例中，m3个填充比特可以连接到数据块的最后一个比特。对于一些实施例，m3个填充比特可以分散在数据块内。

图11示出了根据本公开的一些实施例的装置的示例部件。在一些实施例中，装置1100可以包括至少如图所示耦合在一起的应用电路1102、基带电路1104、射频(rf)电路1106、前端模块(fem)电路1108、一个或多个天线1110以及电源管理电路(pmc)1112。所示装置1100的部件可以包括在ue或ran节点中。在一些实施例中，装置1100可以包括更少的元件(例如，ran节点可以不利用应用电路1102，而是包括处理器/控制器以处理从epc接收到的ip数据)。在一些实施例中，装置1100可以包括附加元件，诸如例如存储器/存储装置、显示器、相机、传感器或输入/输出(i/o)接口。在其他实施例中，下面描述的部件可以包括在不止一个装置中(例如，所述电路可以单独地包括在用于cloud-ran(c-ran)实施方式的不止一个装置中)。

应用电路1102可以包括一个或多个应用处理器。例如，应用电路1102可以包括电路，诸如但不限于一个或多个单核或多核处理器。处理器可以包括通用处理器和专用处理器(例如，图形处理器、应用处理器等)的任何组合。处理器可以与存储器/存储器装置合或者可以包括存储器/存储装置，并且可以被配置为执行存储在存储器/存储装置中的指令以使各种应用或操作系统能够在装置1100上运行。在一些实施例中，应用电路1102的处理器可以处理从epc接收到的ip数据包。

基带电路1104可以包括电路，诸如但不限于一个或多个单核或多核处理器。基带电路1104可以包括一个或多个基带处理器或控制逻辑，以处理从rf电路1106的接收信号路径接收到的基带信号，并生成用于rf电路1106的发射信号路径的基带信号。基带处理电路1104可以与应用电路1102交互以用于生成和处理基带信号并用于控制rf电路1106的操作。例如，在一些实施例中，基带电路1104可以包括第三代(3g)基带处理器1104a、第四代(4g)基带处理器1104b、第五代(5g)基带处理器1104c或用于其他现有世代、正在开发或将来开发的其他基带处理器1104d(例如，第二代(2g)，第六代(6g)等)。基带电路1104(例如，基带处理器1104a-d中的一者或多者)可以处理各种无线电控制功能，其能够经由rf电路1106与一个或多个无线电网络通信。在其他实施例中，基带处理器1104a-d的一些或全部功能可以包括在存储在存储器1104g中的模块中，并且可以经由中央处理单元(cpu)1104e执行。无线电控制功能可以包括但不限于信号调制/解调、编码/解码、射频移位等。在一些实施例中，基带电路1104的调制/解调电路可以包括快速傅立叶变换(fft)、预编码或星座映射/解映射功能。在一些实施例中，基带电路1104的编码/解码电路可以包括卷积、咬尾卷积、turbo、维特比或低密度奇偶校验(ldpc)编码器/解码器功能。调制/解调和编码器/解码器功能的实施例不限于这些示例，并且可以包括其他实施例中的其他合适的功能。

在一些实施例中，基带电路1104可以包括一个或多个音频数字信号处理器(dsp)1104f。音频dsp1104f可以包括用于压缩/解压缩和回声消除的元件，并且在其他实施例中可以包括其他合适的处理元件。在一些实施例中，基带电路的部件可以适当地组合在单个芯片或单个芯片组中，或者设置在同一电路板上。在一些实施例中，基带电路1104和应用电路1102的一些或所有组成部件可以诸如例如在片上系统(soc)上一起实现。

在一些实施例中，基带电路1104可以提供与一种或多种无线电技术兼容的通信。例如，在一些实施例中，基带电路1104可以支持与演进通用陆地无线电接入网络(eutran)或其他无线城域网(wman)、无线局域网(wlan)、无线个域网(wpan)的通信。基带电路1104被配置为支持不止一种无线协议的无线电通信的实施例可被称为多模式基带电路。

rf电路1106可以使用通过非固态介质的调制电磁辐射来实现与无线网络的通信。在各种实施例中，rf电路1106可以包括开关、滤波器、放大器等，以促进与无线网络的通信。rf电路1106可以包括接收信号路径，该接收信号路径可以包括用于下变频从fem电路1108接收到的rf信号并将基带信号提供给基带电路1104的电路。rf电路1106还可以包括发射信号路径，该发射信号路径可以包括用于上变频由基带电路1104提供的基带信号并将rf输出信号提供给fem电路1108以用于传输的电路。

在一些实施例中，rf电路1106的接收信号路径可以包括混频器电路1106a、放大器电路1106b以及滤波器电路1306c。在一些实施例中，rf电路1106的发射信号路径可以包括滤波器电路1106c和混频器电路1106a。rf电路1106还可以包括合成器电路1106d，其用于合成由接收信号路径和发射信号路径的混频器电路1106a使用的频率。在一些实施例中，接收信号路径的混频器电路1106a可以被配置为基于合成器电路1106d提供的合成频率对从fem电路1108接收到的rf信号进行下变频。放大器电路1106b可以被配置为放大下变频信号，并且滤波器电路1106c可以为低通滤波器(lpf)或带通滤波器(bpf)，其被配置为从下变频信号中移除不需要的信号以生成输出基带信号。可以将输出基带信号提供给基带电路1104以用于进行进一步处理。在一些实施例中，输出基带信号可以为零频率基带信号，尽管这不是必需的。在一些实施例中，接收信号路径的混频器电路1106a可以包括无源混频器，尽管实施例的范围不限于该方面。

在一些实施例中，发射信号路径的混频器电路1106a可以被配置为基于合成器电路1106d提供的合成频率对输入基带信号进行上变频，以生成用于fem电路1108的rf输出信号。基带信号可以由基带电路1104提供，并且可以由滤波器电路1106c滤波。

在一些实施例中，接收信号路径的混频器电路1106a和发射信号路径的混频器电路1106a可以包括两个或多个混频器，并且可以分别被布置用于正交下变频和上变频。在一些实施例中，接收信号路径的混频器电路1106a和发射信号路径的混频器电路1106a可以包括两个或更多个混频器，并且可以被布置用于镜像抑制(例如，hartley镜像抑制)。在一些实施例中，接收信号路径的混频器电路1106a和混频器电路1106a可以被布置用于分别直接下变频和/或直接上变频。在一些实施例中，接收信号路径的混频器电路1106a和发射信号路径的混频器电路1106a可以被配置用于超外差操作。

在一些实施例中，输出基带信号和输入基带信号可以为模拟基带信号，但是实施例的范围不限于此。在一些替换实施例中，输出基带信号和输入基带信号可以为数字基带信号。在这些备选实施例中，rf电路1106可以包括模数转换器(adc)和数模转换器(dac)电路，并且基带电路1104可以包括数字基带接口以与rf电路1106通信。

在一些双模式实施例中，可以提供单独的无线电ic电路以用于处理每个频谱的信号，然而实施例的范围不限于此方面。

在一些实施例中，合成器电路1106d可以为分数n合成器或分数n/n+1合成器，尽管实施例的范围不限于此方面，因为其他类型的频率合成器可能是合适的。例如，合成器电路1106d可以为δ-σ合成器、倍频器或包括具有分频器的锁相环的合成器。

合成器电路1106d可以被配置为基于频率输入和分频器控制输入来合成输出频率以供rf电路1106的混频器电路1106a使用。在一些实施例中，合成器电路1106d可以为分数n/n+1合成器。

在一些实施例中，频率输入可以由压控振荡器(vco)提供，但这不是必需的。分频器控制输入可以由基带电路1104或应用电路1102根据所需的输出频率提供。在一些实施例中，可以基于由应用处理器1102指示的信道从查找表确定分频器控制输入(例如，n)。

rf电路1106的合成器电路1106d可以包括分频器、延迟锁定环(“dll”)、多路复用器和相位累加器。在一些实施例中，分频器可以为双模分频器(dmd)，以及相位累加器可以为数字相位累加器(dpa)。在一些实施例中，dmd可以被配置为将输入信号除以n或n+1(例如，基于进位)以提供分数分频比。在一些示例实施例中，dll可以包括一组级联的可调谐的延迟元件、相位检测器、电荷泵和d型触发器。在这些实施例中，延迟元件可以被配置为将vco周期分解为nd个相等的相位包，其中nd为延迟线中的延迟元件的数量。以这种方式，dll提供负反馈以帮助确保通过延迟线的总延迟为一个vco周期。

在一些实施例中，合成器电路1106d可以被配置为生成载波频率以作为输出频率，而在其他实施例中，输出频率可以为载波频率的倍数(例如，载波频率的两倍，载波频率的四倍)并与正交发生器和分频器电路结合使用，以在载波频率处生成相对于彼此具有多个不同相位的多个信号。在一些实施例中，输出频率可以为lo频率(flo)。在一些实施例中，rf电路1106可以包括iq/极性转换器。

fem电路1108可以包括接收信号路径，该接收信号路径可以包括被配置为对从一个或多个天线1110接收到的rf信号进行操作、放大接收的信号并将接收的信号的放大版本提供给rf电路1106以用于进一步处理的电路。fem电路1108还可以包括发射信号路径，该发射信号路径可以包括被配置为放大发射信号的电路，所述发射由rf电路1106提供，所述rf电路由一个或多个天线1110中的一者或多者发射。在各种实施例中，通过发射或接收信号路径的放大可以仅在rf电路1106中完成，仅在fem1108中完成，或者在rf电路1106和fem1108中完成。

在一些实施例中，fem电路1108可以包括tx/rx开关，以在发射模式和接收模式操作之间切换。fem电路可以包括接收信号路径和发射信号路径。fem电路508的接收信号路径可以包括lna，以放大接收的rf信号并提供放大的接收rf信号以作为输出(例如，至rf电路1106的输出)。fem电路1108的发射信号路径可以包括用于放大输入rf信号的功率放大器(pa)(例如，由rf电路1106提供)，以及用于生成rf信号以用于后续发射的一个或多个滤波器(例如，通过一个或多个天线1110中的一者或多者)。

在一些实施例中，pmc1112可以管理提供给基带电路1104的电源。特别地，pmc1112可以控制电源选择、电压调节、电池充电或dc-dc转换。当装置1100能够由电池供电时，例如，当装置被包括在ue中时，通常可以包括pmc1112。pmc1112可以提高功率转换效率，同时提供期望的实现大小和散热特性。

虽然图11示出了仅与基带电路1104耦合的pmc1112。然而，在其他实施例中，pmc1112可以附加地或另选地与其他部件(诸如但不限于应用电路1102，rf电路1106或fem1108)耦合，并且对其他部件执行类似的电源管理操作。

在一些实施例中，pmc1112可以控制或以其他方式成为装置1100的各种省电机制的一部分。例如，如果装置1100处于rrc_connected状态，在该状态中，它仍然连接到ran节点，因为它预期很快接收流量，则它可以在一段不活动时间之后进入称为不连续接收模式(drx)的状态。在此状态期间，装置1100可以在短暂的时间间隔内断电，从而节省电力。

如果在延长的时间段内没有数据业务活动，则装置1100可以转换到rrc_idle状态，在该状态中，它与网络断开连接并且不执行诸如信道质量反馈、切换等操作。装置1100进入非常低的功率状态并且它执行寻呼，在此期间，它再次周期性地唤醒以侦听网络然后再次断电。装置1100可以不在该状态下接收数据，为了接收数据，它必须转换回rrc_connected状态。

额外的省电模式可以允许装置对于网络不可用的时段长于寻呼间隔(范围从几秒到几小时)。在此期间，装置完全无法访问网络并可能完全断电。在此期间发送的任何数据都会产生很大的延迟，并且假设延迟是可接受的。

应用电路1102的处理器和基带电路1104的处理器可用于执行协议栈的一个或多个实例的元素。例如，基带电路1104的处理器(单独或组合)可以用于执行第3层、第2层或第1层功能，而应用电路1104的处理器可以利用从这些层接收到的数据(例如，包数据)并进一步执行第4层功能(例如，传输通信协议(tcp)和用户数据报协议(udp)层)。如本文所提到的，第3层可以包括无线电资源控制(rrc)层，下面将进一步详细描述。如本文所提到的，第2层可以包括媒体访问控制(mac)层、无线电链路控制(rlc)层和分组数据会聚协议(pdcp)层，下面将进一步详细描述。如本文所提到的，第1层可以包括ue/ran节点的物理(phy)层，下面将进一步详细描述。

图12示出了根据本公开的一些实施例的基带电路的示例接口。如上所述，图11的基带电路1104可以包括处理器1104a-1104e和所述处理器使用的存储器1104g。处理器1104a-1104e中的每个可以分别包括存储器接口1204a-1204e，以向存储器1104g发送数据/从存储器1104g接收数据。

基带电路1104可以进一步包括一个或多个接口，以通信地耦合到其他电路/装置，诸如存储器接口1212(例如，用于向基带电路1104外部的存储器发射数据的接口/从基带电路504外部的存储器接收数据的接口)，应用电路接口1214(例如，向图11的应用电路1102发射数据的接口/从图5的应用电路502接收数据的接口)，rf电路接口1216(例如，向图11的rf电路1106发射数据的接口/从图11的rf电路1106接收数据的接口)，无线硬件连接接口1218(例如，向近场通信(nfc)部件、部件(例如，低功耗)、部件和其他通信部件)发射数据的接口/从其接收数据的接口)，以及电源管理接口1220(例如，向pmc1112发射电源或控制信号的接口/从pmc1112接收电源或控制信号的接口)。

需要指出的是，本文任何附图中具有与本文任何其他附图的元件相同的附图标记和/或名称的元件可以在各种实施例中以与另一附图中的那些元件类似的方式操作或起作用(不限于以这种方式操作或起作用)。

说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、结构或特性包括在至少一些实施例中，但是不一定是包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指代相同的实施例。如果说明书陈述了部件、特征、结构或特性“可以”、“可能”或“可以”包括在内，则不需要包括该特定部件、特征、结构或特性。如果说明书或权利要求涉及“一”或“一个”元件，那并不意味着只有一个元件。如果说明书或权利要求涉及“附接”元件，则不排除存在不止一个的附接元件。

此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何合适的方式组合。例如，第一实施例可以与第二实施例组合，其中与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的。

虽然已经结合本公开的具体实施例描述了本公开，但是根据前面的描述，这些实施例的许多替代、修改和变化对于本领域普通技术人员将是显而易见的。例如，其他存储器架构，例如动态ram(dram)可以使用所讨论的实施例。本公开的实施例旨在涵盖落入所附权利要求的宽范围内的所有这些替代、修改和变化。

另外，为了简化说明和讨论，并且为了不使本公开模糊，可以在所呈现的附图中示出或不示出公知的集成电路(ic)芯片和其他部件的电源/接地连接。此外，可以以框图形式示出布置以避免模糊本公开，并且还考虑到关于这种框图布置的实施方式的细节高度依赖于本公开内容将在其中实施的平台的事实(即，这些细节应该在本领域技术人员的知识范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，对于本领域技术人员来说显而易见的是，可以在没有或具有这些具体细节的变化的情况下实施本公开。因此，该描述被认为是说明性的而非限制性的。

以下示例涉及其他实施例。可以在一个或多个实施例中的任何地方使用所述示例中的细节。本文描述的装置的所有可选特征也可以关于方法或过程来实现。

示例1提供了一种用户设备(ue)的装置，其可操作以在无线网络上与新空口的下一代节点b(gnb)通信，包括：一个或多个处理器，其用于：识别具有比特数n1的数据块；基于一组一个或多个参数和数据块的n1个比特确定填充比特数n2；用n2个填充比特填充数据块以形成具有比特数n3的填充数据块；并且对填充数据块的n3个比特进行编码以形成具有比特数n4的极性码字，以及用于基于极性码字向传输电路发送传输的接口。

在根据示例1所述的装置的示例2中，其中，数据块为上行链路控制信息(uci)块。

在根据示例1至2中任一示例所述的装置的示例3中，其中，所述一个或多个处理器用于：至少基于数量n3识别奇偶校验比特数n5和n5个奇偶校验比特在极性编码器的输入端的位置；识别在极性编码器输入端的n3个位置以用于插入填充数据块的n3个比特；编码填充数据块的n3个比特、n5个奇偶校验比特和冻结比特数n6以形成极性码字的n4个比特。

在根据示例1至3中任一示例所述的装置的示例4中，其中，一个或多个处理器用于：基于序列识别在极性编码器的输入端的n3个位置以用于放置填充数据块的n3个比特；基于序列识别在极性编码器输入端的n6个位置以用于放置n6个冻结比特；并且至少编码填充数据块的n3个比特和n6个冻结比特以形成极性码字的n4个比特。

在根据示例1至4中任一示例所述的装置的示例5中，其中，该组一个或多个参数包括一组一个或多个支持的块大小。

在根据示例5所述的装置的示例6中，其中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。

在根据示例1至6中任一示例所述的装置的示例7中，其中，n2个填充比特被连接到数据块的初始比特。

在根据示例1至6中任一示例所述的装置的示例8中，其中，n2个填充比特被连接到数据块的最后比特。

在根据示例1至6中任一示例所述的装置的示例9中，其中，n2个填充比特分散在数据块内。

示例10提供了一种用户设备(ue)设备，其包括应用处理器、存储器、一个或多个天线、用于允许应用处理器与另一装置通信的无线接口，以及触摸屏显示器，该ue设备包括根据示例1至9中的任一示例的装置。

示例11提供了具有机器可执行指令的机器可读存储介质，所述机器可执行指令在被执行时使得用户设备(ue)的一个或多个处理器可操作以在无线网络上与新空口的下一代节点b(gnb)通信，以执行包括以下操作的操作：识别具有比特数n1的数据块；基于一组一个或多个参数和数据块的nl个比特确定填充比特数n2；用n2个填充比特填充数据块以形成具有比特数n3的填充数据块；并且对填充数据块的n3个比特进行编码以形成具有比特数n4的极性码字。

在根据示例11所述的机器可读存储介质的示例12中，其中，数据块为上行链路控制信息(uci)块。

在根据示例11至12中任一示例所述的机器可读存储介质的示例13中，所述操作包括：至少基于数量n3识别奇偶校验比特数n5和n5个奇偶校验比特在极性编码器的输入端的位置；识别在极性编码器输入端的n3个位置以用于插入填充数据块的n3个比特；编码填充数据块的n3个比特、n5个奇偶校验比特和冻结比特数n6以形成极性码字的n4个比特。

在根据示例11至13中任一示例所述的机器可读存储介质的示例14中，所述操作包括：基于序列识别在极性编码器的输入端的n3个位置以用于放置填充数据块的n3个比特；基于序列识别在极性编码器输入端的n6个位置以用于放置n6个冻结比特；并且至少编码填充数据块的n3个比特和n6个冻结比特以形成极性码字的n4个比特。

在根据示例11至14中任一示例所述的机器可读存储介质的示例15中，其中，该组一个或多个参数包括一组一个或多个支持的块大小。

在根据示例15所述的机器可读存储介质的示例16中，其中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。

在根据示例11至16中任一示例所述的机器可读存储介质的示例17中，其中，n2个填充比特被连接到数据块的初始比特。

在根据示例11至16中任一示例所述的机器可读存储介质的示例18中，其中，n2个填充比特被连接到数据块的最后比特。

在根据示例11至16中任一示例所述的机器可读存储介质的示例19中，其中，n2个填充比特分散在数据块内。

示例20提供了新空口的下一代节点b(gnb)的装置，其可操作以在无线网络上与用户设备(ue)通信，包括：一个或多个处理器，用于：解码具有比特数m1的极性码字以提取具有比特数m2的填充数据块；基于填充数据块内的数据块的比特数m4和一组一个或多个参数，确定填充比特数m3；并且去填充填充数据块的m2个比特以形成具有比特数m4的数据块，以及用于基于来自接收电路的极性码字接收传输的接口。

在根据示例20所述的装置的示例21中，其中，数据块为上行链路控制信息(uci)块。

在根据示例20至21中任一示例所述的装置的示例22中，其中，所述一个或多个处理器用于：至少基于数量m2识别奇偶校验比特数m5和m5个奇偶校验比特在极性解码器的位置；识别在极性解码器的m2个位置以用于移除填充数据块的m2个比特；并且，从极性码字的m1个比特中对以下中的至少一者解码：填充数据块的m2个比特；m5个奇偶校验比特；以及冻结比特数m6。

在根据示例20至22中任一示例所述的装置的示例23中，其中，一个或多个处理器用于：基于序列识别在极性解码器的m2个位置以用于提取填充数据块的m2个比特；基于序列识别在极性解码器的m6个位置以用于提取m6个冻结比特；并且从冻结码字的m1个比特中解码以下中的至少一者：填充数据块的m2个比特；以及m6个冻结比特。

在根据示例20至23中任一示例所述的装置的示例24中，其中，该组一个或多个参数包括一组一个或多个支持的块大小。

在根据示例24所述的装置的示例25中，其中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。

在根据示例20至25中任一示例所述的装置的示例26中，其中，m3个填充比特被连接到数据块的初始比特。

在根据示例20至25中任一示例所述的装置的示例27中，其中，m3个填充比特被连接到数据块的最后比特。

在根据示例20至25中任一示例所述的装置的示例28中，其中，m3个填充比特分散在数据块内。

示例29提供了具有机器可执行指令的机器可读存储介质，所述机器可执行指令在被执行时使得新空口的下一代节点b(gnb)的一个或多个处理器可操作以与无线网络上的用户设备(ue)通信以执行包括以下操作的操作：对具有比特数m1的极性码字进行解码以提取具有m2比特数的填充数据块；基于填充数据块内的数据块的比特数m4和一组一个或多个参数确定填充比特数m3；并且对填充数据块的m2个比特进行去填充以形成具有比特数m4的数据块。

在根据示例29所述的机器可读存储介质的示例30中，其中，数据块为上行链路控制信息(uci)块。

在根据示例29至30中任一示例所述的机器可读存储介质的示例31中，其中，所述操作包括：至少基于数量m2识别奇偶校验比特数m5和m5个奇偶校验比特在极性解码器的位置；识别在极性解码器的m2个位置以用于移除填充数据块的m2个比特；并且，从极性码字的m1个比特中对以下中的至少一者解码：填充数据块的m2个比特；m5个奇偶校验比特；以及冻结比特数m6。

在根据示例29至31中任一示例所述的机器可读存储介质的示例32中，其中，所述操作包括：基于序列识别在极性解码器的m2个位置以用于提取填充数据块的m2个比特；基于序列识别在极性解码器的m6个位置以用于提取m6个冻结比特；并且从冻结码字的m1个比特中解码以下中的至少一者：填充数据块的m2个比特；以及m6个冻结比特。

在根据示例29至32中任一示例所述的机器可读存储介质的示例33中，其中，该组一个或多个参数包括一组一个或多个支持的块大小。

在根据示例33所述的机器可读存储介质的示例34中，其中，一个或多个支持的块大小为以下比特数中的至少一者的倍数：2个比特、4个比特或8个比特。

在根据示例29至34中任一示例所述的机器可读存储介质的示例35中，其中，m3个填充比特被连接到数据块的初始比特。

在根据示例29至34中任一示例所述的机器可读存储介质的示例36中，其中，m3个填充比特被连接到数据块的最后比特。

在根据示例29至34中任一示例所述的机器可读存储介质的示例37中，其中，m3个填充比特分散在数据块内。38，根据示例1至9以及20至28中任一示例所述的装置，其中，所述一个或多个处理器包括基带处理器。

在根据示例1至9以及20至28中任一示例所述的装置的示例39中，包括用于存储指令的存储器，所述存储器耦合到一个或多个处理器。

在根据示例1至9以及20至28中任一示例所述的装置的示例40中，包括用于以下中的至少一者的收发器电路：生成传输，编码传输，处理传输或解码传输。

在根据示例1至9以及20至28中任一示例所述的装置的示例41中，包括用于生成传输和处理传输的收发器电路。

提供了摘要，其将允许读者确定技术公开的本质和要点。提交摘要时应了解其不会用于限制权利要求的范围或含义。由此所附权利要求并入具体实施方式中，每个权利要求自身作为单独的实施例。