全数字锁相环的锁定方法及全数字锁相环电路与流程

本发明涉及无线通信技术领域，特别是涉及全数字锁相环的锁定方法及全数字锁相环电路。

背景技术：

近些年来，物联网在增进全球各地人们的沟通上显示出了其巨大的潜力，它使得我们能够与私人设备、附近的传感器节点、机器甚至城市基础设施进行沟通。集成的无线收发机是实现这种万物互联的关键部分；收发机将是各种短距无线标准的关键技术，诸如低功耗蓝牙(ble)，zigbee，wpan/wban以及wi-fi网络。

物联网对于收发机的需求推动了数字辅助型收发机的发展，也就是说芯片中很多电路模块被数字电路所取代。数字辅助型收发机的优势在于：1)随着cmos工艺的不断突破，数字电路所占的芯片面积会越来越小，芯片的集成度逐渐提高，降低了整个芯片的成本；2)工艺更新时可以缩短数字电路的设计周期，其工艺移植性强，很多系统参数也可以通过数字模块进行配置，可配置性强。

另外，物联网标准对于频带切换时的锁定时间也都有一定的要求；传统的电荷泵锁相环由于在设计的时候，滤波器的电容电阻是固定的，因此其为了保证系统的稳定性，锁定时间会被限制。

因此，如何减小收发机占用芯片的面积，降低成本、提高配置性，并在保证一定信号纯度的基础上加速锁定过程，已成为本领域设计人员亟待解决的问题之一。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种全数字锁相环的锁定方法及全数字锁相环电路，用于解决现有技术中模拟收发机占用芯片面积大、成本高、配置性差、锁定时间长等问题。

为实现上述目的及其他相关目的，本发明提供一种全数字锁相环的锁定方法，所述全数字锁相环的锁定方法至少包括：

获取环路相位差，基于所述环路相位差产生振荡调谐字；

基于所述振荡调谐字调整全数字锁相环输出信号的相位，并基于所述全数字锁相环输出信号的频率更新所述环路相位差，重新调整所述全数字锁相环输出信号的频率，直至相位锁定；

其中，相位锁定过程至少包括两个调整阶段，实时监测所述环路相位差，当所述环路相位差小于相位差阈值时进入下一调整阶段，并改变环路参数逐步减小环路带宽。

可选地，所述全数字锁相环的锁定方法还包括实时监测所述振荡调谐字，当所述振荡调谐字的绝对值大于调谐字阈值时返回上一调整阶段。

更可选地，所述全数字锁相环的锁定方法包括粗调阶段、中调阶段及精调阶段；所述粗调阶段的环路带宽设定为第一环路带宽，基于所述环路相位差调整所述全数字锁相环输出信号的相位，直至所述环路相位差达到粗调相位差阈值，锁定粗调控制字，进入所述中调阶段；所述中调阶段的环路带宽设定为第二环路带宽，基于所述环路相位差调整所述全数字锁相环输出信号的相位，直至所述环路相位差达到中调相位差阈值，锁定中调控制字，进入所述精调阶段；所述精调阶段的环路带宽设定为第三环路带宽，基于所述环路相位差调整所述全数字锁相环输出信号的相位，直至相位锁定。

更可选地，在所述精调阶段对环路带宽进行三次逐渐减小的调整。

更可选地，当所述环路相位差小于相位差阈值时开始计数，当所述环路相位差小于相位差阈值的状态维持预设时间后进入下一阶段。

更可选地，获取所述环路相位差的方法包括：

对频率控制字进行累加，以得到参考相位；对所述全数字锁相环输出信号的上升沿次数进行累加，以得到可变相位；基于所述全数字锁相环输出信号与参考时钟的时间间隔得到小数相位差；

将所述参考相位与所述可变相位求差，再与所述小数相位差求和，以得到所述环路相位差。

更可选地，所述频率控制字等于振荡时钟频率与所述参考时钟频率的比值。

为实现上述目的及其他相关目的，本发明提供一种全数字锁相环电路，所述全数字锁相环电路至少包括：

参考相位累加模块，接收频率控制字，对所述频率控制字进行累加，以得到参考相位；

可变相位累加模块，连接于所述全数字锁相环电路的输出端，在全数字锁相环输出信号的上升沿进行计数，以得到可变相位；

小数相位差计算模块，连接于所述全数字锁相环电路的输出端，计算所述全数字锁相环输出信号与参考时钟的时间间隔，以得到小数相位差；

环路相位差计算模块，接收所述参考相位、所述可变相位及所述小数相位差，将所述参考相位与所述可变相位求差，再与所述小数相位差求和，以得到环路相位差；

比例积分滤波器，连接于所述环路相位差计算模块的输出端，用于设置环路带宽；

无线脉冲响应滤波器，连接于所述比例积分滤波器的输出端，用于对相位噪声进行滤波，输出振荡调谐字；

数控振荡模块，连接于所述无线脉冲响应滤波器的输出端，基于所述振荡调谐字产生相应的振荡频率，进而得到相应的全数字锁相环输出信号；

自适应锁定控制模块，第一输入端连接所述环路相位差计算模块的输出端，第一输出端连接所述比例积分滤波器的输入端，第二输出端连接所述数控振荡模块的输入端，基于所述环路相位差控制所述比例积分滤波器调整环路带宽，并控制所述数控振荡模块锁定对应的调整阶段。

可选地，所述数控振荡模块包括粗调电容阵列、中调电容阵列、精调电容阵列以及σδ调制器；所述粗调电容阵列、所述中调电容阵列及所述精调电容阵列分别接收所述振荡调谐字，以实现不同调整阶段对振荡频率的调节；所述σδ调制器连接所述精调电容阵列的输出端，提高所述数控振荡模块的频率精度。

可选地，所述自适应锁定控制模块的第二输入端连接所述无线脉冲响应滤波器的输出端，基于所述振荡调谐字与调谐字阈值的比较调整所述相位锁定的调整阶段，避免系统失锁。

可选地，所述参考相位累加模块包括第一累加器；所述第一累加器的输入端接收所述频率控制字，时钟端连接系统同步时钟，输出端连接所述环路相位差计算模块，其中，所述频率控制字等于振荡时钟频率与所述参考时钟频率的比值。

可选地，所述可变相位累加模块包括第二累加器及第一触发器；所述第二累加器的输入端接收一个计数单位，时钟端连接所述全数字锁相环电路的输出端，输出端连接所述第一触发器的输入端；所述第一触发器的时钟端连接系统同步时钟，输出端连接所述环路相位差计算模块。

可选地，所述小数相位差计算模块包括时间数字转换器及第二触发器；所述时间数字转换器的输入端分别连接所述全数字锁相环电路的输出端及所述参考时钟，输出端连接所述第二触发器的输入端；所述第二触发器的时钟端连接系统同步时钟，输出端连接所述环路相位差计算模块。

如上所述，本发明的全数字锁相环的锁定方法及全数字锁相环电路，具有以下有益效果：

本发明的全数字锁相环的锁定方法及全数字锁相环电路通过粗调、中调、精调逐步锁定相位，并基于环路相位差逐渐减小环路带宽减小锁定时间。

本发明的全数字锁相环的锁定方法及全数字锁相环电路基于振荡调谐字调整相位锁定的调整阶段，避免系统失锁，提高系统稳定性。

本发明的全数字锁相环电路利用先进的cmos工艺，比其对应的模拟电路模块更有优势。

附图说明

图1显示为本发明的全数字锁相环电路的一种实现方式示意图。

图2显示为本发明的全数字锁相环电路的另一种实现方式示意图。

图3显示为本发明的全数字锁相环的锁定方法的一种流程示意图。

图4显示为本发明的全数字锁相环的锁定方法的另一种流程示意图。

图5显示为现有技术的锁相环路系统采用恒定带宽的原理示意图。

图6显示为本发明的全数字锁相环的锁定方法及全数字锁相环电路采用带宽可调的原理示意图。

图7显示为本发明的全数字锁相环的锁定方法及全数字锁相环电路的仿真波形示意图。

元件标号说明

1全数字锁相环电路

11参考相位累加模块

111第一累加器

12可变相位累加模块

121第二累加器

122第一触发器

13小数相位差计算模块

131时间数字转换器

132第二触发器

14环路相位差计算模块

15比例积分滤波器

16无线脉冲响应滤波器

17数控振荡模块

18自适应锁定控制模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1所示，本实施例提供一种全数字锁相环电路1，所述全数字锁相环电路1包括：

参考相位累加模块11、可变相位累加模块12、小数相位差计算模块13、环路相位差计算模块14、比例积分滤波器15、无线脉冲响应滤波器16、数控振荡模块17及自适应锁定控制模块18。

如图1所示，所述参考相位累加模块11接收频率控制字，对所述频率控制字进行累加，以得到参考相位。

具体地，在本实施例中，所述参考相位累加模块11包括第一累加器111，所述第一累加器111的输入端接收所述频率控制字，时钟端连接系统同步时钟，输出端连接所述环路相位差计算模块14；当所述系统同步时钟有效时，所述第一累加器111对所述频率控制字进行累加。所述频率控制字等于振荡时钟频率与参考时钟频率的比值，所述振荡时钟频率为所述数控振荡模块17的振荡时钟的频率，所述参考时钟频率为所述小数相位差计算模块13接收的参考时钟的频率。

如图1所示，所述可变相位累加模块12连接于所述全数字锁相环电路1的输出端，在全数字锁相环输出信号的上升沿进行计数，以得到可变相位。

具体地，在本实施例中，所述可变相位累加模块12包括第二累加器121及第一触发器122。所述第二累加器122的输入端接收一个计数单位(在本实施例中，一个计数单位即为一个脉冲，通过脉冲的数量叠加实现计数)，时钟端连接所述全数字锁相环电路1的输出端，输出端连接所述第一触发器122的输入端；所述第一触发器122的时钟端连接系统同步时钟，输出端连接所述环路相位差计算模块14；当所述全数字锁相环输出信号的上升沿到来时加1，并在所述系统同步时钟有效时输出计数结果。

如图1所示，所述小数相位差计算模块13连接于所述全数字锁相环电路1的输出端，计算所述全数字锁相环输出信号与所述参考时钟的时间间隔，以得到小数相位差。

具体地，在本实施例中，所述小数相位差计算模块13包括时间数字转换器131及第二触发器132。所述时间数字转换器131的输入端分别连接所述全数字锁相环电路1的输出端及所述参考时钟，输出端连接所述第二触发器132的输入端；所述第二触发器132的时钟端连接所述系统同步时钟，输出端连接所述环路相位差计算模块14；所述时间数字转换器131基于所述全数字锁相环输出信号与参考时钟的时间间隔得到小数相位差(量化参考时钟和所述数控振荡模块17输出信号的小数相位差)，并在所述系统同步时钟有效时输出所述小数相位差。

如图1所示，所述环路相位差计算模块14接收所述参考相位、所述可变相位及所述小数相位差，将所述参考相位与所述可变相位求差，再与所述小数相位差求和，以得到环路相位差。

具体地，所述环路相位差计算模块14可通过加法器、减法器等实现，在此不一一赘述。

如图1所示，所述比例积分滤波器15连接于所述环路相位差计算模块14的输出端，用于设置环路带宽。

具体地，所述比例积分滤波器15通过滤波保证系统的稳定性，并通过对环路参数的调整改变所述环路带宽。

如图1所示，所述无线脉冲响应滤波器16连接于所述比例积分滤波器15的输出端，用于对相位噪声进行滤波，输出振荡调谐字。

具体地，所述无线脉冲响应滤波器16在系统锁定之后对相位噪声进行整形和优化。

如图1所示，所述数控振荡模块17连接于所述无线脉冲响应滤波器16的输出端，基于所述振荡调谐字产生相应的振荡频率，进而得到相应的全数字锁相环输出信号。

具体地，在本实施例中，所述数控振荡模块17包括粗调电容阵列、中调电容阵列、精调电容阵列以及σδ调制器。所述粗调电容阵列接收所述振荡调谐字，对所述数控振荡模块17的振荡频率进行粗调；所述中调电容阵列接收所述振荡调谐字，对所述数控振荡模块17的振荡频率进行中调；所述精调电容阵列接收所述振荡调谐字，对所述数控振荡模块17的振荡频率进行精调；所述σδ调制器连接所述精调电容阵列的输出端，通过随机抖动进一步提高了所述数控振荡模块17的频率精度。

如图1所示，所述自适应锁定控制模块18的第一输入端连接所述环路相位差计算模块14的输出端，第一输出端连接所述比例积分滤波器15的输入端，第二输出端连接所述数控振荡模块15的输入端，基于所述环路相位差控制所述比例积分滤波器15调整环路带宽，并控制所述数控振荡模块17锁定调整阶段。

具体地，所述自适应锁定控制模块18从所述环路相位差计算模块14的输出端获取所述环路相位差，并基于所述环路相位差调整环路带宽及对应的调整阶段。

更具体的，粗调阶段，所述自适应锁定控制模块18控制所述比例积分滤波器15设置第一环路带宽作为初始环路带宽，在此环路带宽下，所述全数字锁相环电路1根据环路相位差进行相位的粗调，环路相位差随着粗调的进行逐渐减小，当环路相位差小于粗调相位差阈值时，所述自适应锁定控制模块18将所述振荡调谐字中用于控制粗调的信号锁定(即所述数控振荡模块17中的粗调控制字被锁定)，而后进入中调阶段。

中调阶段，同理，所述自适应锁定控制模块18控制所述比例积分滤波器15设置第二环路带宽作为环路带宽，在此环路带宽下，所述全数字锁相环电路1根据环路相位差进行相位的中调，环路相位差随着中调的进行逐渐减小，当环路相位差小于中调相位差阈值时，所述自适应锁定控制模块18将所述振荡调谐字中用于控制中调的信号锁定(即所述数控振荡模块17中的中调控制字被锁定，此时粗调控制字及中调控制字均被锁定)，而后进入精调阶段。

精调阶段，同理，所述自适应锁定控制模块18控制所述比例积分滤波器15设置第三环路带宽作为环路带宽，在此环路带宽下，所述全数字锁相环电路1根据环路相位差进行相位的精调，环路相位差随着精调的进行逐渐减小，直至相位锁定。

需要说明的是，作为本发明的另一种实现方式，精调阶段还包括三次环路带宽的调整。具体地，切换进入精调阶段时，设置环路带宽为第三环路带宽，并基于所述第三环路带宽进行相位的调整，当环路相位差小于第一精调相位差阈值时将环路带宽为第四环路带宽，随后基于所述第四环路带宽进行相位的调整，当环路相位差小于第二精调相位差阈值时将环路带宽为第五环路带宽，随后基于所述第五环路带宽进行相位的调整，直至相位锁定。由于环路带宽逐渐减小，平缓切换，以此可避免产生较大的扰动。

需要说明的是，作为本发明的一种实现方式，为了保证环路稳定，在当环路相位差分别小于各相位差阈值时开始计数，当计数满足设定要求时进入下一调整阶段，不同阶段的计数要求可根据不同阶段的环路参数以及调谐增益进行设定，在此不一一赘述。

实施例二

如图2所示，本实施例提供一种全数字锁相环电路1，与实施例一的不同之处在于，所述自适应锁定控制模块18的第二输入端连接所述无线脉冲响应滤波器16的输出端，基于所述振荡调谐字与调谐字阈值的比较调整所述相位锁定的调整阶段，避免系统失锁。

具体地，粗调阶段，所述自适应锁定控制模块18实时监测所述振荡调谐字，将所述振荡调谐字的绝对值与粗调调谐字阈值进行比较，当所述振荡调谐字的绝对值小于粗调调谐字阈值时，开始对相位差进行检测并基于检测结果进入中调阶段。

中调阶段，所述自适应锁定控制模块18实时监测所述振荡调谐字，将所述振荡调谐字的绝对值与中调调谐字阈值进行比较，当所述振荡调谐字的绝对值大于粗调调谐字阈值时，返回粗调阶段；当所述振荡调谐字的绝对值小于中调调谐字阈值时，开始对相位差进行检测并基于检测结果进入精调阶段。

精调阶段，所述自适应锁定控制模块18实时监测所述振荡调谐字，将所述振荡调谐字的绝对值与精调调谐字阈值进行比较，当所述振荡调谐字的绝对值大于精调调谐字阈值时，返回中调阶段；当所述振荡调谐字的绝对值小于精调调谐字阈值时，开始进行相位锁定。

实施例三

如图3所示，本实施例提供一种全数字锁相环的锁定方法，在本实施例中，以图1所示的全数字锁相环电路1为例进行说明，在实际使用中任意可实现本发明的全数字锁相环的锁定方法的硬件电路或软件代码均适用。所述全数字锁相环的锁定方法包括：

获取环路相位差，基于所述环路相位差产生振荡调谐字。

具体地，如图1及图3所示，获取所述环路相位差的方法包括：对频率控制字进行累加，以得到参考相位；对所述全数字锁相环输出信号的上升沿次数进行累加，以得到可变相位；基于所述全数字锁相环输出信号与参考时钟的时间间隔得到小数相位差；将所述参考相位与所述可变相位求差，再与所述小数相位差求和，以得到所述环路相位差。在本实施例中，所述频率控制字等于振荡时钟频率与所述参考时钟频率的比值。

基于所述振荡调谐字调整全数字锁相环输出信号的频率，并基于所述全数字锁相环输出信号更新所述环路相位差，重新调整所述全数字锁相环输出信号的频率，直至相位锁定；其中，相位锁定过程至少包括两个调整阶段，实时监测所述环路相位差，当所述环路相位差小于相位差阈值时进入下一调整阶段，并改变环路参数逐步减小环路带宽。

具体地，基于所述振荡调谐字调整全数字锁相环输出信号的频率，所述全数字锁相环输出信号的频率通过所述可变相位累加模块12进行累加，对于频率积分得到可变相位，将所述可变相位与参考相位求差，得到整数相位差；所述全数字锁相环输出信号的频率再通过时间数字转换器131得到小数相位差；将整数相位差与小数相位差求和得到更新的环路相位差，而后进行下一轮的频率调整，通过多个循环实现相位锁定。

如图3所示，在本实施例中，所述全数字锁相环的锁定方法包括粗调阶段、中调阶段及精调阶段；在实际使用中可根据需要设定调整阶段的数量，不以本实施例为限。

如图1及图3所示，在初始状态，全数字锁相环电路上电后，进入粗调阶段，所述自适应锁定控制模块18首先配置给所述比例积分滤波器15一组环路参数，将粗调阶段的环路带宽设定为第一环路带宽，最开始为了加速锁定过程，会配置相对较大的环路带宽，此时的系统环路稳定性并不是最优，但是锁定时间最短。系统的反馈环路基于所述环路相位差调整所述全数字锁相环输出信号的相位，并实时监控粗调阶段的环路相位差直至所述环路相位差达到粗调相位差阈值(系统会在每一个系统时钟上升沿来临时将与进行比较，当时，表明已经进入到了粗调的调谐频率精度以内)，此时所述自适应锁定控制模块18会将此时的粗调控制字otw_c锁存，系统算法会自动判断出粗调阶段可以结束，并自动进入中调阶段开始工作。

同理，中调阶段，所述自适应锁定控制模块18配置给所述比例积分滤波器15一组环路参数，将中调阶段的环路带宽设定为第二环路带宽，所述第二环路带宽小于所述第一环路带宽，系统的反馈环路基于所述环路相位差调整所述全数字锁相环输出信号的相位，并实时监控粗调阶段的环路相位差直至所述环路相位差达到中调相位差阈值(系统会在每一个系统时钟上升沿来临时将与进行比较，当时，表明已经进入到了中调的调谐频率精度以内)，此时所述自适应锁定控制模块18会将此时的中调控制字otw_m锁存(粗调控制字otw_c处于锁存状态)，系统算法会自动判断出中调阶段可以结束，并自动进入精调阶段开始工作。

如图3所示，作为本发明的一种实现方式，为了保证环路稳定，在满足时开始计数(k为计数变量)，当这个条件持续满足了k_c个周期时，表明粗调阶段的调谐精度已经满足，并且持续稳定了k_c个周期，只有进行下一调整阶段才能得到更高的锁定频率精度，此时才允许进入下一调整阶段。这个条件持续设定周期(k_m个周期)后才允许进入下一调整阶段，原理与粗调阶段相同，在此不一一赘述。

同理，精调阶段，所述自适应锁定控制模块18配置给所述比例积分滤波器15一组环路参数，将精调阶段的环路带宽设定为第三环路带宽，所述第三环路带宽小于所述第二环路带宽，系统的反馈环路基于所述环路相位差调整所述全数字锁相环输出信号的相位，直至相位锁定。

作为本发明的一种实现方式，对精调阶段的环路参数做三次设定，使得实现精调阶段包括三次环路带宽的调整，且环路带宽依次减小，平缓切换，以此可避免产生较大的扰动。

需要说明的是，每个调制阶段都会有对应的相位差阈值，可根据实际需要进行设定，不以本实施例为限。

需要说明的是，每个调整阶段都有对应的计数数量要求(设定计数周期)，数目的大小与系统的环路参数以及不同阶段的调谐增益有关，在此不一一赘述。

实施例四

如图4所示，本实施例提供一种全数字锁相环的锁定方法，与实施例三的不同之处在于，本实施例除了自适应的锁定过程切换以外，为了防止系统失锁，在系统中加入了防失锁机制，实时监测所述振荡调谐字，当所述振荡调谐字的绝对值大于调谐字阈值时返回上一调整阶段。

在本实施例中，以图2所示的全数字锁相环电路1为例进行说明，在实际使用中任意可实现本发明的全数字锁相环的锁定方法的硬件电路或软件代码均适用。

如图4所示，系统会实时的监控所述振荡调谐字的绝对值|ntw|的大小，每一个调制阶段都会对应有一个调谐字阈值，粗调阶段对应为粗调调谐字阈值|ntw_c|，中调阶段对应为中调调谐字阈值|ntw_m|，精调阶段对应为精调调谐字阈值|ntw_f|。以中调阶段为例，当粗调控制字otw_c锁存并进入到中调阶段时，可能会因为pvt(压力、电压、温度)的变化导致粗调控制字otw_c偏大或者偏小，假如说此时粗调控制字otw_c出现了偏差，超出了中调控制字otw_m所能覆盖的范围，那么就会出现|ntw|大于|ntw_m|的情况。有时候可能只是由于系统的振荡所导致，这种情况系统环路是可以通过自身特性减小|ntw|来保证环路稳定；但如果|ntw|超出范围较大(在本实施例中，|ntw|>|ntw_m|认为超出范围较大)，因此，需要退回到粗调阶段，等待粗调阶段调整好之后再进行中调阶段。

作为本发明的一种实现方式，为了确保可靠性，维护系统稳定，在|ntw|>|ntw_m|满足时开始计数(i为计数变量)，当|ntw|>|ntw_m|这个条件持续满足了i_c个周期时，表明中调阶段已经无法通过自身的特性来弥补这一偏差，此时，重置中调调谐字otw_m，对粗调调谐字otw_c进行调整。

同样，粗调阶段及精调阶段也设置了相应的保护机制。因此，本实施例的全数字锁相环的锁定方法既能保证调制阶段的自动切换，也能保证在失锁的情况下自适应的恢复，保证了整个锁定阶段的速度以及稳定性。

如图5所示，现有的锁相环路系统采用恒定的系统环路参数，也就是说保持环路带宽固定(ωn)，那么为了能保证系统稳定以及系统的相位噪声性能，带宽选取不能过大，此时由于带宽限制，锁定时间较长。如图6所示，本发明采用了带宽可变策略，在不同的调制阶段会对应不同的环路参数来逐步减小带宽。粗调阶段由于频率精度要求较低，因此可以采用较大的带宽快速完成锁定，而中调和精调的频率精度要求逐渐提高，因此系统的环路带宽也相应逐渐减小，粗调阶段对应环路带宽为ωc，中调阶段对应环路带宽为ωm，精调阶段对应环路带宽为ωf，且满足ωc>ωm>ωf的关系(精调阶段还细分为3次环路带宽的调整，由于变化较小图中未显示)，这样既能保证系统的稳定性，又能保证快速锁定。如图5及图6所示，给出了恒定环路带宽以及可变环路带宽下锁定时间对比，假设频差均为δf，最终的频率误差要求为δfe。恒定环路带宽的锁定时间为t。可变环路带宽下，粗调、中调以及精调阶段完成时对应的频率误差分别为δfc、δfm和δfe，各调整阶段对应时间分别为tc、tm和tf，t>tc+tm+tf，因此，采用可变带宽策略后，锁定时间远小于传统的恒定带宽的结构。

如图7所示，利用本发明进行了电路设计与仿真，给出了快速自动控制锁定电路的仿真结果示意图。可以看到，粗调、中调以及精调的调制标识位分别为ctl_coa、ctl_med以及ctl_fin，该标识位为高电平时，表示处于该调制阶段，低电平表示未处于该阶段。由于本发明会控制电路依次工作在粗调、中调以及精调阶段，因此可以看到ctl_coa、ctl_med以及ctl_fin依次变高。与此同时，处于相应的调制阶段时，对应的振荡调谐字会发生变化，当该阶段结束时，对应的振荡调谐字会锁存，再开始下一阶段，如图7中的otw_coa、otw_med以及otw_fin分别代表了粗调、中调以及精调阵列的振荡调谐字。可以看到，由于在粗调阶段的环路带宽较大，锁定时间得以大大加快，使得仅仅用了不到5us的时间就将数控振荡模块的振荡频率调整到接近最终锁定的频率上。在应用了该算法之后，可以看到该电路的环路相位差(phe)在17us的时候基本变为0，振荡调谐字也已经完全锁存，已经实现了锁定，大大减小了锁定时间。

本发明的全数字锁相环的锁定方法及全数字锁相环电路将锁定过程分为几个阶段，在不同的阶段配置不同的带宽是加速环路锁定过程，全数字锁相环可以将系统分为粗调、中调以及精调三个阶段，由于锁定时间和环路带宽成反比，因此，可以在系统工作初期配置较大的带宽加速锁定，逐步减小环路带宽，实现环路锁定并保证系统的稳定性。

本发明的全数字锁相环电路利用了cmos工艺的不断进步，在先进的cmos工艺下，比其对应的模拟电路模块更有优势。

综上所述，本发明提供一种全数字锁相环的锁定方法及全数字锁相环电路，获取环路相位差，基于所述环路相位差产生振荡调谐字；基于所述振荡调谐字调整全数字锁相环输出信号的相位，并基于所述全数字锁相环输出信号的相位更新所述环路相位差，重新调整所述全数字锁相环输出信号的相位，直至相位锁定；其中，相位锁定过程至少包括两个调整阶段，实时监测所述环路相位差，当所述环路相位差小于相位差阈值时进入下一调整阶段，并改变环路参数逐步减小环路带宽。本发明的全数字锁相环的锁定方法及全数字锁相环电路通过粗调、中调、精调逐步锁定相位，并基于环路相位差逐渐减小环路带宽减小锁定时间；基于振荡调谐字调整相位锁定的调整阶段，避免系统失锁，提高系统稳定性；利用先进的cmos工艺，比其对应的模拟电路模块更有优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。