一种时钟电路及时钟信号生成方法与流程

本发明涉及时钟产生电路技术领域，尤其涉及一种时钟电路及时钟信号生成方法。

背景技术：

相较于传统的动态随机存储器ddr3/4/lpddr4物理接口phy，图形动态随机存储器gddr6物理接口phy需要提供高达16gbps的数据传输速率，系统级对于时钟产生电路提出了更为严格的要求，需要一个高速高性能低抖动的时钟产生电路，具体要求如下：

1.需要提供一个高速的时钟信号，最高速度达到8ghz。

2.需要提供一个低抖动的时钟信号，以满足系统整体的都在控制在0.2单位时间间隔ui以内。

3.需要提供一个可覆盖频率比较宽的时钟信号，支持的频率范围是5gh～8ghz(尤其是5/6/6.5/7/8ghz)。

但现有技术中时钟电路提供的时钟信号，无法同时兼具高速、宽频率、低抖动三个性能，无法满足gddr6物理接口phy对时钟产生电路的要求。

技术实现要素：

本申请实施例通过提供一种时钟电路及时钟信号生成方法，解决了现有技术中无法提供一种高速、宽频率、低抖动的时钟信号的技术问题。

第一方面，本申请通过本申请的一实施例提供如下技术方案：

一种时钟电路，包括：第一电感电容型锁相环和第一环形锁相环；所述第一电感电容型锁相环用于对第一输入时钟信号进行倍频处理，生成第一高频时钟信号；所述第一环形锁相环用于对所述第一高频时钟信号进行倍频处理，生成第一目标时钟信号。

在一个实施例中，所述第一目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第一目标时钟信号的频率，fin为所述第一高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

在一个实施例中，所述第一环形锁相环的带宽设置为所述第一高频时钟信号的频率的二十分之一至所述第一高频时钟信号的频率的十分之一。

在一个实施例中，所述第一输入时钟信号由外部晶振提供。

在一个实施例中，所述第一电感电容型锁相环包括：第一鉴频鉴相器，用于检测所述第一输入时钟信号和第一内部反馈信号之间的频率差和相位差，并根据所述第一输入时钟信号和所述第一内部反馈信号之间的频率差和相位差产生第一控制信号；第一电荷泵，用于对所述第一控制信号进行放大处理，输出第一放大信号；第一环路滤波器，用于对所述第一放大信号进行低通滤波处理，输出第一滤波信号；第一电感电容型压控振荡器，用于根据所述第一滤波信号输出所述第一高频时钟信号；第一反馈分频器，用于对所述第一高频时钟信号进行分频处理，获得所述第一内部反馈信号。

在一个实施例中，所述第一环形锁相环包括：第一自动频率校准模块，用于检测所述第一高频时钟信号和第二内部反馈信号之间的频率差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差产生第二控制信号；第二鉴频鉴相器，用于检测所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差产生第三控制信号；第二电荷泵，用于对所述第三控制信号进行放大处理，输出第二放大信号；第一电压控制开关，用于对所述第二放大信号进行采集，输出对应的第一电压脉冲信号；第二环路滤波器，用于对所述第一电压脉冲信号进行低通滤波处理，获得第二滤波信号；第一环形压控振荡器，用于根据所述第二滤波信号和所述第二控制信号输出所述第一目标时钟信号；第二反馈分频器，用于对所述第一目标时钟信号进行分频处理，输出所述第二内部反馈信号。

第二方面，本申请通过本申请的一实施例，提供如下技术方案：

一种时钟电路，包括：第二电感电容型锁相环、分频器及第二环形锁相环；所述第二电感电容型锁相环，用于对第二输入时钟信号进行倍频处理，生成第二高频时钟信号；所述分频器用于对所述第二高频时钟信号进行分频处理，生成第三高频时钟信号；所述第二环形锁相环用于对所述第三高频时钟信号进行倍频处理，生成第二目标时钟信号。

在一个实施例中，所述第二环形锁相环的数量为两个以上，两个以上所述第二环形锁相环具有不同的频率配置系数，所述频率配置系数用于配置所述第二目标时钟信号的频率；每个第二环形锁相环的输入端连接所述分频器的输出端。

在一个实施例中，所述分频器的数量为两个以上，两个以上所述分频器具有不同的分频系数；每个分频器的输入端连接所述第二电感电容型锁相环的输出端，每个分频器的输出端连接所述第二环形锁相环的输入端。

在一个实施例中，所述第二环形锁相环的数量为两个以上，两个以上所述第二环形锁相环与两个以上所述分频器一一对应，其中，两个以上所述第二环形锁相环具有相同的频率配置系数，所述频率配置系数用于配置所述第二目标时钟信号的频率。

在一个实施例中，所述第二环形锁相环的数量为两个以上，两个以上所述第二环形锁相环与两个以上所述分频器一一对应，其中，两个以上所述第二环形锁相环具有不同的频率配置系数，所述频率配置系数用于配置所述第二目标时钟信号的频率。

在一个实施例中，所述第二目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第二目标时钟信号的频率，fin为所述第三高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

在一个实施例中，所述第二环形锁相环的带宽设置为所述第三高频时钟信号的频率的二十分之一至所述第三高频时钟信号的频率的十分之一。

在一个实施例中，所述第二输入时钟信号由外部晶振提供。

在一个实施例中，所述第二电感电容型锁相环包括：第三鉴频鉴相器，用于检测所述第二输入时钟信号和第三内部反馈信号之间的频率差和相位差，并根据所述第二输入时钟信号和所述第三内部反馈信号之间的频率差和相位差产生第四控制信号；第三电荷泵，用于对所述第四控制信号进行放大处理，输出第三放大信号；第三环路滤波器，用于对所述第三放大信号进行低通滤波处理，输出第三滤波信号；第二电感电容型压控振荡器，用于根据所述第三滤波信号，输出所述第二高频时钟信号；第三反馈分频器，用于对所述第二高频时钟信号进行分频处理，获得所述第三内部反馈信号。

在一个实施例中，所述第二环形锁相环包括：第二自动频率校准模块，用于检测所述第三高频时钟信号和第四内部反馈信号之间的频率差，并根据所述第三高频时钟信号和所述第四内部反馈信号之间的频率差产生第五控制信号；第四鉴频鉴相器，用于检测所述第三高频时钟信号和所述第四内部反馈信号之间的频率差和相位差，并根据所述第三高频时钟信号和所述第二内部反馈信号之间的频率差和相位差产生第六控制信号；第四电荷泵，用于对所述第六控制信号进行放大处理，并输出第四放大信号；第二电压控制开关，用于对所述第四放大信号进行采集，并输出对应的第二电压脉冲信号；第四环路滤波器，用于对所述第二电压脉冲信号进行低通滤波处理，获得第四滤波信号；第二环形压控振荡器，用于根据所述第五控制信号和所述第四滤波信号输出所述第二目标时钟信号；第四反馈分频器，用于对所述第二目标时钟信号进行分频处理，并输出所述第四内部反馈信号。

第三方面，本申请通过本申请的一实施例，提供如下技术方案：

一种时钟信号生成方法，包括：由第一电感电容型锁相环接收第一输入时钟信号，并对所述第一输入时钟信号进行倍频处理，生成第一高频时钟信号；由第一环形锁相环对所述第一高频时钟信号进行倍频处理，生成第一目标时钟信号。

在一个实施例中，所述第一目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第一目标时钟信号的频率，fin为所述第一高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

在一个实施例中，所述第一环形锁相环的带宽设置为所述第一高频时钟信号的频率的二十分之一至所述第一高频时钟信号的频率的十分之一。

在一个实施例中，所述第一输入时钟信号由外部晶振提供。

在一个实施例中，所述由第一电感电容型锁相环接收第一输入时钟信号，并对所述第一输入时钟信号进行倍频处理，生成第一高频时钟信号，包括：由第一鉴频鉴相器接收并检测所述第一输入时钟信号和第一内部反馈信号之间的频率差和相位差，并根据所述第一输入时钟信号和所述第一内部反馈信号之间的频率差和相位差产生第一控制信号；由第一电荷泵对所述第一控制信号进行放大处理，输出第一放大信号；由第一环路滤波器对所述第一放大信号进行低通滤波处理，输出第一滤波信号；由第一电感电容型压控振荡器根据所述第一滤波信号输出所述第一高频时钟信号；由第一反馈分频器对所述第一高频时钟信号进行分频处理，获得所述第一内部反馈信号。

在一个实施例中，所述由第一环形锁相环对所述第一高频时钟信号进行倍频处理，生成第一目标时钟信号，包括：由第一自动频率校准模块检测所述第一高频时钟信号和第二内部反馈信号之间的频率差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差产生第二控制信号；由第二鉴频鉴相器检测所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差产生第三控制信号；由第二电荷泵，对所述第三控制信号进行放大处理，输出第二放大信号；由第一电压控制开关对所述第二放大信号进行采集，输出对应的第一电压脉冲信号；由第二环路滤波器对所述第一电压脉冲信号进行低通滤波处理，获得第二滤波信号；由第一环形压控振荡器根据所述第二滤波信号和所述第二控制信号输出所述第一目标时钟信号；由第二反馈分频器对所述第一目标时钟信号进行分频处理，输出所述第二内部反馈信号。

第四方面，本申请通过本申请的一实施例，提供如下技术方案：

一种时钟信号的生成方法，包括：由第二电感电容型锁相环接收第二输入时钟信号，并对所述第二输入时钟信号进行倍频处理，生成第二高频时钟信号；由分频器对所述第二高频时钟信号进行分频处理，生成第三高频时钟信号；由第二环形锁相环对所述第三高频时钟信号进行倍频处理，生成第二目标时钟信号。

在一个实施例中，所述第二目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第二目标时钟信号的频率，fin为所述第三高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

在一个实施例中，所述第二环形锁相环的带宽设置为所述第三高频时钟信号的频率的二十分之一至所述第三高频时钟信号的频率的十分之一。

在一个实施例中，所述第二输入时钟信号由外部晶振提供。

在一个实施例中，所述由第二电感电容型锁相环接收第二输入时钟信号，并对所述第二输入时钟信号进行倍频处理，生成第二高频时钟信号，包括：由第三鉴频鉴相器接收并检测所述第二输入时钟信号和第三内部反馈信号之间的频率差和相位差，并根据所述第二输入时钟信号和所述第三内部反馈信号之间的频率差和相位差产生第四控制信号；由第三电荷泵对所述第四控制信号进行放大处理，输出第三放大信号；由第三环路滤波器对所述第三放大信号进行低通滤波处理，输出第三滤波信号；由第二电感电容型压控振荡器根据所述第三滤波信号，输出所述第二高频时钟信号；由第三反馈分频器对所述第二高频时钟信号进行分频处理，获得所述第三内部反馈信号。

在一个实施例中，所述由第二环形锁相环对所述第三高频时钟信号进行倍频处理，生成第二目标时钟信号，包括：由第二自动频率校准模块检测所述第三高频时钟信号和第四内部反馈信号之间的频率差，并根据所述第三高频时钟信号和所述第四内部反馈信号之间的频率差产生第五控制信号；由第四鉴频鉴相器检测所述第三高频时钟信号和所述第四内部反馈信号之间的频率差和相位差，并根据所述第三高频时钟信号和所述第二内部反馈信号之间的频率差和相位差产生第六控制信号；由第四电荷泵对所述第六控制信号进行放大处理，并输出第四放大信号；由第二电压控制开关对所述第四放大信号进行采集，并输出对应的第二电压脉冲信号；由第四环路滤波器对所述第二电压脉冲信号进行低通滤波处理，获得第四滤波信号；由第二环形压控振荡器根据所述第五控制信号和所述第四滤波信号输出所述第二目标时钟信号；由第四反馈分频器对所述第二目标时钟信号进行分频处理，并输出所述第四内部反馈信号。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本方案中利用电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此高频信号作为环形锁相环的输入信号，通过对环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。由于输入信号频率高，环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声。在环路自身产生的相位噪声被抑制的同时，由于环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的目标时钟信号的抖动性能。另外，由于环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请较佳实施例提供的一种时钟电路的结构框图；

图2为图1中的第一电感电容型锁相环的电路结构图；

图3为图1中的第一环形锁相环的电路结构图；

图4为本申请较佳实施例提供的又一种时钟电路的结构框图；

图5为本申请较佳实施例提供的又一种时钟电路的结构框图；

图6为本申请较佳实施例提供的又一种时钟电路的结构框图；

图7为本申请较佳实施例提供的又一种时钟电路的结构框图；

图8为图4中的第二电感电容型锁相环的电路结构图；

图9为图4中的第二环形锁相环的电路结构图；

图10为本申请较佳实施例提供的单独的环形锁相环的相噪特性图；

图11为本申请较佳实施例提供的时钟电路的相噪特性图；

图12为本申请较佳实施例提供的时钟信号生成方法的流程图；

图13为本申请较佳实施例提供的又一时钟信号生成方法的流程图。

具体实施方式

本申请实施例通过提供一种时钟电路及时钟信号的产生方法，解决了现有技术中无法提供一种高速、宽频率、低抖动的时钟信号的技术问题。

本申请实施例的技术方案为解决上述技术问题，总体思路如下：

一种时钟电路，包括：第一电感电容型锁相环和第一环形锁相环；所述第一电感电容型锁相环用于对第一输入时钟信号进行倍频处理，生成第一高频时钟信号；所述第一环形锁相环用于对所述第一高频时钟信号进行倍频处理，生成第一目标时钟信号。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本方案中利用第一电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此高频信号作为第一环形锁相环的输入信号，通过对第一环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。

由于输入信号频率高，第一环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声。在环路自身产生的相位噪声被抑制的同时，由于第一环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的第一目标时钟信号的抖动性能。

另外，由于第一环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

实施例一

如图1所示，本实施例提供了一种时钟电路，包括：

依次级联的第一电感电容型锁相环1(lc-pll，inductorcapacitor-phaselockedloop)和第一环形锁相环2(ring-pll，ring-phaselockedloop)；

所述第一电感电容型锁相环1用于对第一输入时钟信号进行倍频处理，生成第一高频时钟信号；

所述第一环形锁相环2，基于频率配置系数对所述第一高频时钟信号进行倍频处理，生成第一目标时钟信号，所述频率配置系数用于配置所述第一目标时钟信号的频率。

需要说明的是，第一电感电容型锁相环1提供的第一高频时钟信号是高频时钟信号，此高频时钟信号具有高频、低抖动(即好的相噪特性)的优点。而第一环形锁相环2的带宽是基于第一电感电容型锁相环1输出的第一高频时钟信号的频率进行调整的，第一环形锁相环2的带宽越高，能够锁定的输入时钟信号的频率越高，换句话说，输入时钟信号的频率越高，第一环形锁相环2的带宽需要设置得越高。至于第一高频时钟信号频率的具体取值，需要根据对时钟电路最终输出的时钟信号的性能要求进行调整。总的来说，整个时钟电路中，第一电感电容型锁相环1提供的第一高频时钟信号的频率越高，第一环形锁相环2需要配置的带宽越宽，第一环形锁相环2的带宽越宽，对第一环形锁相环2内部的压控振荡器的相噪抑制能力越强，在第一环形锁相环2的输入时钟信号(即第一电感电容型锁相环1输出的第一高频时钟信号)具有低抖动的情况下，整个时钟电路输出的时钟信号的抖动越低。但第一环形锁相环2可调节的带宽有限，并不可能一直增长，因此，第一电感电容型锁相环1提供的第一高频时钟信号不可能无上限增长。

作为一种可选的实施例，所述第一目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第一目标时钟信号的频率，fin为所述第一高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

作为一种可选的实施例，所述第一环形锁相环的带宽为所述第一高频时钟信号的频率的二十分之一至所述第一高频时钟信号的频率的十分之一。

作为一种可选的实施例，所述第一输入时钟信号由外部晶振提供。

实际实施过程中，第一输入时钟信号可由外部晶振提供；第一环形锁相环2的频率配置系数可通过系数n、系数m进行配置的，具体的：

fout＝fin*n/m(n＝1～16，m＝1～2)，

其中，fout为第一环形锁相环2的输出时钟信号的频率，对应于本实施例，fout为第一目标时钟信号的频率，fin为第一环形锁相环2的输入时钟信号的频率，对应于本实施例，fin为第一高频时钟信号的频率；

第一电感电容型锁相环1输出的第一高频时钟信号的频率可设置为500m以上，第一环形锁相环2的带宽设置为输入频率的十分之一到二十分之一之间，对应于本实施例，设置为第一电感电容型锁相环1输出的第一高频时钟信号的频率的十分之一到二十分之一之间，此带宽下的时钟电路环路的整体性能以及稳定性都很好。

具体的，针对gddr6物理接口phy对于时钟产生电路的要求：需要提供一个高速(最高速度达到8ghz)、低抖动、可覆盖频率比较宽(5ghz～8ghz)的时钟信号。本时钟信号可通过第一电感电容型锁相环1提供500mhz-1ghz的第一高频时钟信号给第一环形锁相环2，通过对第一环形锁相环2的频率配置系数n/m的多种配置，最终可实现5ghz-8ghz的时钟信号输出，例如：fout＝fin*n/m(n＝1～16，m＝1～2)，比如fin＝1ghz，n＝16，m＝2，fout＝8ghz，能够满足gddr6物理接口phy对于时钟信号的要求。本时钟电路中，为接收500mhz-1ghz的高频信号，第一环形锁相环2的带宽调整为与频率500mhz-1ghz对应的高带宽，即0.05ghz-0.1ghz的带宽，在此高带宽下，第一环形锁相环2内部的压控振荡器自身的相噪得到较大的抑制，进一步优化了本时钟电路最终的抖动。

需要说明的是，第一电感电容型锁相环1可以实现较好的抖动，可是第一电感电容型锁相环1只能支持一个频率点，针对gddr6物理接口phy对于时钟产生电路的要求：如果支持多频点，提供一个宽频率范围、低抖动、高频率的时钟信号，现有技术中通常采用多个电感电容谐振电路(lc-tank)，以支持多个频率点的宽范围。而此设计将导致面积大大增加，不利于集成。

作为一种可选的实施例，如图2所示，所述第一电感电容型锁相环1包括：

第一鉴频鉴相器11(pfd,phasefrequencydetector)，用于检测所述第一输入时钟信号和第一内部反馈信号之间的频率差和相位差，并根据所述第一输入时钟信号和所述第一内部反馈信号之间的频率差和相位差产生第一控制信号；

第一电荷泵12(cp,chargepump)，连接所述第一鉴频鉴相器11，用于对所述第一控制信号进行放大处理，输出第一放大信号；

第一环路滤波器13(lpf,low-passfilter)，连接所述第一电荷泵12，用于对所述第一放大信号进行低通滤波处理，输出第一滤波信号；

第一电感电容型压控振荡器14(lc-vco，inductorcapacitorvoltage-controlledoscillator)，连接所述第一环路滤波器13，用于根据所述第一滤波信号输出所述第一高频时钟信号；

第一反馈分频器15，连接所述第一电感电容型压控振荡器14，用于对所述第一高频时钟信号进行分频处理，获得所述第一内部反馈信号。

实时实施过程中，通过改变第一电感电容型压控振荡器14的电感参数l、电容参数c(主要是改变电容参数c)，可以改变第一电感电容型锁相环1的输出时钟信号的频率和抖动，实现高频率和低抖动的输出。

作为一种可选的实施例，如图3所示，所述第一环形锁相环2包括：

第一自动频率校准模块27(afc，automaticfrequencycalibration)，用于检测所述第一高频时钟信号和第二内部反馈信号之间的频率差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差产生第二控制信号；

第二鉴频鉴相器21(pfd,phasefrequencydetector)，用于检测所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差，并根据所述第一高频时钟信号和所述第二内部反馈信号之间的频率差和相位差产生第三控制信号；

第二电荷泵22(cp,chargepump)，连接所述第二鉴频鉴相器21，用于对所述第三控制信号进行放大处理，输出第二放大信号；

第一电压控制开关23，连接所述第二电荷泵22，输出对应的第一电压脉冲信号；

第二环路滤波器24(lpf,low-passfilter)，连接所述第一电压控制开关23，用于对所述第一电压脉冲信号进行低通滤波处理，获得第二滤波信号；

第一环形压控振荡器25(ring-vco，ringvoltage-controlledoscillator)，连接所述第二环路滤波器24，和所述第一自动频率校准模块27，用于根据所述第二滤波信号和所述第二控制信号输出所述第一目标时钟信号；

第二反馈分频器26，连接所述第一环形压控振荡器25，用于对所述第一目标时钟信号进行分频处理，并输出所述第二内部反馈信号。

具体的，第一自动频率校准模块27通过第一压控振荡器阵列开关251连接第一环形压控振荡器25，在第一环形锁相环2刚一上电的时候，通过自动校准功能，利用所述第二控制信号，通过控制第一压控振荡器阵列开关251，来选择一个最合适的压控振荡器的工作频率，保证pll最终输出高性能，低抖动的目标时钟信号；第二电荷泵22连接有第一电荷泵电流调整开关221,第一电荷泵电流调整开关221通过第一电流控制信号调节第二电荷泵22的电流大小；第一环形压控振荡器25的输出端依次通过第一压控振荡器缓冲器261及第一cmos缓冲器263连接第二反馈分频器26，第一压控振荡器缓冲器261还连接第一虚拟缓冲器262；第一环形压控振荡器25的输出信号经过第一时钟分配器28处理后输出所述第一目标时钟信号。

实际实施过程中，可以通过改变第二鉴频鉴相器21的增益系数、第二电荷泵22的增益系数、第二环路滤波器24的电阻r/电容c、环形压控振荡器25的增益系数等，实现环形锁相环2带宽的调节。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本方案中利用第一电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此第一高频时钟信号作为第一环形锁相环的输入信号，通过对第一环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。由于输入信号频率高，第一环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声。在环路自身产生的相位噪声被抑制的同时，由于第一环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的第一目标时钟信号的抖动性能。另外，由于第一环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

实施例二

如图4所示，本实施例提供了一种时钟电路，包括：

依次级联的第二电感电容型锁相环3、分频器5及第二环形锁相环4；

所述第二电感电容型锁相环3，用于对第二输入时钟信号进行倍频处理，生成第二高频时钟信号；

所述分频器5用于对所述第二高频时钟信号进行分频处理，生成第三高频时钟信号；

所述第二环形锁相环4基于频率配置系数，对所述第三高频时钟信号进行倍频处理，生成第二目标时钟信号，所述频率配置系数用于配置所述第二目标时钟信号的频率。

作为一种可选的实施例，所述第二目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为所述第二目标时钟信号的频率，fin为所述第三高频时钟信号的频率，m和n为所述第一环形锁相环的频率配置系数，n＝1～16，m＝1～2。

作为一种可选的实施例，所述第二环形锁相环的带宽设置为所述第三高频时钟信号的频率的二十分之一至所述第三高频时钟信号的频率的十分之一。

作为一种可选的实施例，所述第二输入时钟信号由外部晶振提供。

实际实施过程中，第二输入时钟信号可由外部晶振提供，第二环形锁相环4的输出频率通过频率配置系数n、m进行配置的，具体的，fout＝fin*n/m(n＝1～16，m＝1～2)，其中，fout为第二环形锁相环4的输出时钟信号的频率，此处为第二目标时钟信号的频率，fin为第二环形锁相环4的输入时钟信号的频率，此处为第三高频时钟信号的频率。

需要说明的是，经过分频器5分频的第三高频时钟信号，相较于第二高频时钟信号，可以进一步减小时钟信号的抖动。抖动存在于时钟信号的每个上升沿处，高频率的时钟信号相较于低频率的信号，具有更多的上升沿，因此，经过分频后的低频率信号，将原本在每个上升沿均会出现的抖动的此处降低了，从而降低了时钟信号的抖动。

第二电感电容型锁相环3提供的第二高频时钟信号是高频时钟信号，此高频时钟信号具有高频、低抖动(即好的相噪特性)的优点。经过分频器5分频后的第三高频时钟信号具有更低的抖动(即好的相噪特性)。而第二环形锁相环4的带宽是基于分频器5分频后的第三高频时钟信号的频率进行调整的，第二环形锁相环4的带宽越高，能够锁定的输入时钟信号的频率越高，换句话说，输入时钟信号的频率越高，第二环形锁相环4的带宽需要设置得越高。至于第二高频时钟信号和第三高频时钟信号的频率的具体取值，需要根据对时钟电路最终输出的时钟信号的性能要求进行调整，总的来说，整个时钟电路中，分频器5提供的第三高频时钟信号的频率越高，第二环形锁相环4需要配置的带宽越宽，第二环形锁相环4的带宽越宽，对第二环形锁相环4内部的压控振荡器的相噪抑制能力越强，在第二环形锁相环4的输入时钟信号(即分频器5输出的第三高频时钟信号)具有低抖动的情况下，整个时钟电路输出的时钟信号的抖动越低。整个时钟电路输出的时钟信号的抖动越低。但第二环形锁相环4可调节的带宽有限，并不可能一直增长，因此，分频器5提供的第三高频时钟信号的频率不可能无上限增长。

实际实施过程中，第二输入时钟信号可由外部晶振提供；第二环形锁相环4的输出频率通过频率配置系数n、m进行配置的，具体的，fout＝fin*n/m(n＝1～16，m＝1～2)，其中，fout为第二环形锁相环4的输出时钟信号的频率，对应于本实施例，fout为第二目标时钟信号的频率，fin为第二环形锁相环4的输入时钟信号的频率，对应于本实施例，fin为第三高频时钟信号的频率；第二电感电容型锁相环3输出的第二高频时钟信号的频率可设置为4ghz以上，分频器5输出的第三高频时钟信号的频率可设置为500mhz以上，第二环形锁相环4的带宽设置为输入频率的十分之一到二十分之一之间，对应于本实施例，设置为分频器5输出的第三高频时钟信号的频率的十分之一到二十分之一之间，此带宽下的时钟电路环路的整体性能以及稳定性都很好。

具体的，针对gddr6物理接口phy对于时钟产生电路的要求：需要提供一个高速(最高速度达到8ghz)、低抖动、可覆盖频率比较宽(5ghz～8ghz)的时钟信号。本时钟电路通过外部晶振提供低频、低抖动的第二输入时钟信号，将此第二输入时钟信号输入第二电感电容型锁相环3，通过第二电感电容型锁相环3提供8ghz的第二高频时钟信号给分频器5，分频器5对第二高频时钟信号进行分频，提供500mhz-1ghz的第三高频时钟信号给第二环形锁相环4，通过对第二环形锁相环4的频率配置系数n/m的多种配置，最终可实现5ghz-8ghz的时钟信号输出，例如：fout＝fin*n/m(n＝1～16，m＝1～2)，比如fin＝1ghz，n＝16，m＝2，fout＝8ghz，能够满足gddr6物理接口phy对于时钟信号的要求。本时钟电路中，为接收500mhz-1ghz的高频信号，第二环形锁相环4的带宽调整为与频率500mhz-1ghz对应的高带宽，即0.05ghz-0.1ghz的带宽(设置为第二高频时钟信号的频率的十分之一)，在此高带宽下，第二环形锁相环4内部的压控振荡器vco自身的相噪得到较大的抑制，进一步优化了本时钟电路最终的抖动，参照图10、图11的相噪特性曲线，图11为本时钟电路中第二环形锁相环4的相噪特性，相比于图10中单独的第二环形锁相环4的相噪特性，本时钟电路中环路内的lpf、vco、cp的相噪特性均得到了不同程度的抑制，特别是第二环形锁相环4的vco的相噪特性得到了抑制，本时钟电路最终的抖动jrms＝0.86ps，而单独的第二环形锁相环4的抖动jrms＝1.34ps。

作为一种可选的实施例，所述第二环形锁相环4的数量为两个以上，两个以上所述第二环形锁相环4具有不同的频率配置系数；所述频率配置系数用于配置所述第二目标时钟信号的频率。

每个第二环形锁相环4的输入端连接所述分频器5的输出端。

针对只有一个第二环形锁相环4的时钟电路，同一时刻是只能输出一个频率的时钟信号，要实现多个频率点的输出，需要随时调整第二环形锁相环4的频率配置系数。而本实施例通过配置多个具有不同频率配置系数的第二环形锁相环4，以便于同时输出各种频率的时钟信号。

如图5所示，提供了第二环形锁相环4的数量为两个的时钟电路的结构框图，连接关系如图所示，此处不做赘述。

作为一种可选的实施例，所述分频器5的数量为两个以上，两个以上所述分频器5具有不同的分频系数；

每个分频器5的输入端连接所述第二电感电容型锁相环3的输出端，每个分频器5的输出端连接所述第二环形锁相环4的输入端。

相比于只有一个分频器5的时钟电路，本实施例通过配置多个具有不同分频系数的分频器5，实现不同频率点的第三高频时钟信号的输出，针对具有不同频率的第三高频时钟信号，经过同一第二环形锁相环4倍频后，能够实现更宽频率范围的时钟信号的输出。需要说明的是，本实施例中，可通过对分频器5的电源控制，实现分频器5的打开或关断，以决定是否让此分频器5产生第三高频时钟信号，也可在分频器5后设置选择器以对要使用的分频器5进行选择。

如图6所示，提供了分频器5的数量为两个、第二环形锁相环4数量为一个的时钟电路的结构框图，连接关系如图所示，此处不做赘述。

作为一种可选的实施例，所述第二环形锁相环4的数量为两个以上，两个以上所述第二环形锁相环4与两个以上所述分频器5一一对应；其中，两个以上所述第二环形锁相环4具有相同的频率配置系数，所述频率配置系数用于配置所述第二目标时钟信号的频率。

针对只有一个第二环形锁相环4的时钟电路，同一时刻是只能输出一个频率的时钟信号，要实现多个频率点的输出，需要随时调整第二环形锁相环4的频率配置系数。而本实施例通过配置多个具有不同分频系数的分频器5，实现不同频率点的第三高频时钟信号的同时输出，针对具有不同频率的第三高频时钟信号，分别经过具有相同频率配置系数的第二环形锁相环4倍频后，能够同时输出各种频率的时钟信号。

如图7所示，提供了分频器5的数量为两个、第二环形锁相环4数量为两个的时钟电路的结构框图，连接关系如图所示，此处不做赘述，针对本实施例中的两个第二环形锁相环4的频率配置系数相同。

作为一种可选的实施例，所述第二环形锁相环4的数量为两个以上，两个以上所述第二环形锁相环4与两个以上所述分频器5一一对应；其中，两个以上所述第二环形锁相环4具有不同的频率配置系数，所述频率配置系数用于配置所述第二目标时钟信号的频率。

如图7所示，提供了分频器5的数量为两个、第二环形锁相环4数量为两个的时钟电路的结构框图，连接关系如图所示，此处不做赘述，针对本实施例中的两个第二环形锁相环4的频率配置系数不同。

针对只有一个第二环形锁相环4的时钟电路，同一时刻是只能输出一个频率的时钟信号，要实现多个频率点的输出，需要随时调整第二环形锁相环4的频率配置系数。而本实施例通过配置多个具有不同分频系数的分频器5，实现不同频率点的第三高频时钟信号的同时输出，针对具有不同频率的第三高频时钟信号，分别经过具有不同的频率配置系数的第二环形锁相环4倍频后，相比于上一实施例来说，能够实现更宽频率范围的时钟信号的同时输出。

作为一种可选的实施例，如图8所示，所述第二电感电容型锁相环3包括：

第三鉴频鉴相器31，用于检测所述第二输入时钟信号和第三内部反馈信号之间的频率差和相位差，并产生与所述第二输入时钟信号和第三内部反馈信号之间的频率差和相位差对应的第四控制信号；

第三电荷泵32，连接所述第三鉴频鉴相器31，用于对所述第四控制信号进行放大处理，输出第三放大信号；

第三环路滤波器33，连接所述第三电荷泵32，用于对所述第三放大信号进行低通滤波处理，输出第三滤波信号；

第二电感电容型压控振荡器34，连接所述第三环路滤波器33，用于根据所述第三滤波信号，输出频率与所述第三滤波信号对应的所述第二高频时钟信号；

第三反馈分频器35，连接所述第二电感电容型压控振荡器34，用于对所述第二高频时钟信号进行分频处理，获得所述第三内部反馈信号。

作为一种可选的实施例，如图9所示，所述第二环形锁相环4包括：

第二自动频率校准模块47，用于检测所述第三高频时钟信号和第四内部反馈信号之间的频率差，并产生与所述第三高频时钟信号和第四内部反馈信号之间的频率差对应的第五控制信号；

第四鉴频鉴相器41，用于检测所述第三高频时钟信号和所述第四内部反馈信号之间的频率差和相位差，并产生与所述第三高频时钟信号和所述第四内部反馈信号之间的频率差和相位差对应的第六控制信号；

第四电荷泵42，连接所述第四鉴频鉴相器41，用于对所述第六控制信号进行放大处理，并输出第四放大信号；

第二电压控制开关43，连接所述第四电荷泵42，用于对所述第四放大信号进行采集，并输出对应的第二电压脉冲信号；

第四环路滤波器44，连接所述第二电压控制开关43，用于对所述第二电压脉冲信号进行低通滤波处理，获得第四滤波信号；

第二环形压控振荡器45，连接所述第四环路滤波器44，和所述第二自动频率校准模块47，用于根据所述第四滤波信号和所述第五控制信号输出所述第二目标时钟信号；

第四反馈分频器546，连接所述第二环形压控振荡器45，用于对所述第二目标时钟信号进行分频处理，并输出所述第四内部反馈信号。

具体的，第二自动频率校准模块47通过第二压控振荡器阵列开关451连接第二环形压控振荡器45，在第二环形锁相环4刚一上电的时候，通过自动校准功能，利用所述第五控制信号，通过控制第二压控振荡器阵列开关451，来选择一个最合适的压控振荡器的工作频率，保证pll最终输出高性能，低抖动的第二目标时钟信号；第四电荷泵42连接有第二电荷泵电流调整开关421,第二电荷泵电流调整开关421通过第二电流控制信号调节第四电荷泵42的电流大小；第二环形压控振荡器45的输出端依次通过第二压控振荡器缓冲器461及第二cmos缓冲器463连接第四反馈分频器546，第二压控振荡器缓冲器还连接第二虚拟缓冲器462；第二环形压控振荡器45的输出信号经过第二时钟分配器48后输出所述第二目标时钟信号。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本方案中利用第二电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此第二高频时钟信号输入分频器进行分频，得到一个抖动相对较低的高频时钟信号，将此第三高频时钟信号作为第二环形锁相环的输入信号，通过对第二环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。分频器对第二电感电容型锁相环的输出信号进行分频，能够相对降低抖动；另外由于第二环形锁相环的输入信号频率高，第二环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声，在环路自身产生的相位噪声被抑制的同时，由于第二环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的第二目标时钟信号的抖动性能。另外，由于第二环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

实施例三

如图12所示，本实施例提供了一种时钟信号生成方法，包括：

步骤s101：由第一电感电容型锁相环接收第一输入时钟信号，并对第一输入时钟信号进行倍频处理，生成第一高频时钟信号；

步骤s102：由第一环形锁相环对第一高频时钟信号进行倍频处理，生成第一目标时钟信号。

需要说明的是，由第一电感电容型锁相环生成的第一高频时钟信号是高频时钟信号，此高频时钟信号具有高频、低抖动(即好的相噪特性)的优点。而第一环形锁相环的带宽是基于第一电感电容型锁相环输出的第一高频时钟信号的频率进行调整的，第一环形锁相环的带宽越高，能够锁定的输入时钟信号的频率越高，换句话说，输入时钟信号的频率越高，第一环形锁相环的带宽需要设置得越高。至于第一高频时钟信号频率的具体取值，需要根据对最终输出的时钟信号的性能要求进行调整。总的来说，本时钟信号生成过程中，第一电感电容型锁相环提供的第一高频时钟信号的频率越高，第一环形锁相环需要配置的带宽越宽，第一环形锁相环的带宽越宽，对第一环形锁相环内部的压控振荡器的相噪抑制能力越强，在第一环形锁相环的输入时钟信号(即第一电感电容型锁相环1输出的第一高频时钟信号)具有低抖动的情况下，最终输出的第一目标时钟信号的抖动越低。但第一环形锁相环可调节的带宽有限，并不可能一直增长，因此，第一电感电容型锁相环提供的第一高频时钟信号不可能无上限增长。

作为一种可选的实施例，第一目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为第一目标时钟信号的频率，fin为第一高频时钟信号的频率，m和n为第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

作为一种可选的实施例，第一环形锁相环的带宽设置为第一高频时钟信号的频率的二十分之一至第一高频时钟信号的频率的十分之一。

作为一种可选的实施例，第一输入时钟信号由外部晶振提供。

实际实施过程中，第一输入时钟信号可由外部晶振提供；第一环形锁相环的频率配置系数可通过系数n、系数m进行配置的，具体的：

fout＝fin*n/m(n＝1～16，m＝1～2)，

其中，fout为第一环形锁相环的输出时钟信号的频率，对应于本实施例，fout为第一目标时钟信号的频率，fin为第一环形锁相环的输入时钟信号的频率，对应于本实施例，fin为第一高频时钟信号的频率；

第一电感电容型锁相环输出的第一高频时钟信号的频率可设置为500m以上，第一环形锁相环的带宽设置为输入频率的十分之一到二十分之一之间，对应于本实施例，设置为第一电感电容型锁相环输出的第一高频时钟信号的频率的十分之一到二十分之一之间，此带宽下的时钟电路环路的整体性能以及稳定性都很好。

具体的，针对gddr6物理接口phy对于时钟信号的要求：需要提供一个高速(最高速度达到8ghz)、低抖动、可覆盖频率比较宽(5ghz～8ghz)的时钟信号。本时钟信号可通过第一电感电容型锁相环提供500mhz-1ghz的第一高频时钟信号给第一环形锁相环，通过对第一环形锁相环的频率配置系数n/m的多种配置，最终可实现5ghz-8ghz的时钟信号输出，例如：fout＝fin*n/m(n＝1～16，m＝1～2)，比如fin＝1ghz，n＝16，m＝2，fout＝8ghz，能够满足gddr6物理接口phy对于时钟信号的要求。本方案中，为接收500mhz-1ghz的高频信号，第一环形锁相环的带宽调整为与频率500mhz-1ghz对应的高带宽，即0.05ghz-0.1ghz的带宽，在此高带宽下，第一环形锁相环内部的压控振荡器自身的相噪得到较大的抑制，进一步优化了本时钟电路最终的抖动。

作为一种可选的实施例，步骤s101，包括：

由第一鉴频鉴相器接收并检测第一输入时钟信号和第一内部反馈信号之间的频率差和相位差，并根据第一输入时钟信号和第一内部反馈信号之间的频率差和相位差产生第一控制信号；

由第一电荷泵对第一控制信号进行放大处理，输出第一放大信号；

由第一环路滤波器对第一放大信号进行低通滤波处理，输出第一滤波信号；

由第一电感电容型压控振荡器根据第一滤波信号输出第一高频时钟信号；

由第一反馈分频器对第一高频时钟信号进行分频处理，获得第一内部反馈信号。

实时实施过程中，通过改变第一电感电容型压控振荡器的电感参数l、电容参数c(主要是改变电容参数c)，可以改变第一电感电容型锁相环的输出时钟信号的频率和抖动，实现高频率和低抖动的输出。

作为一种可选的实施例，步骤s102，包括：

由第一自动频率校准模块检测第一高频时钟信号和第二内部反馈信号之间的频率差，并根据第一高频时钟信号和第二内部反馈信号之间的频率差产生第二控制信号；

由第二鉴频鉴相器检测第一高频时钟信号和第二内部反馈信号之间的频率差和相位差，并根据第一高频时钟信号和第二内部反馈信号之间的频率差和相位差产生第三控制信号；

由第二电荷泵，对第三控制信号进行放大处理，输出第二放大信号；

由第一电压控制开关对第二放大信号进行采集，输出对应的第一电压脉冲信号；

由第二环路滤波器对第一电压脉冲信号进行低通滤波处理，获得第二滤波信号；

由第一环形压控振荡器根据第二滤波信号和第二控制信号输出第一目标时钟信号；

由第二反馈分频器对第一目标时钟信号进行分频处理，输出第二内部反馈信号。

实际实施过程中，可以通过改变第二鉴频鉴相器的增益系数、第二电荷泵的增益系数、第二环路滤波器的电阻r/电容c、环形压控振荡器的增益系数等，实现环形锁相环带宽的调节。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本方案中利用第二电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此第二高频时钟信号输入分频器进行分频，得到一个抖动相对较低的高频时钟信号，将此第三高频时钟信号作为第二环形锁相环的输入信号，通过对第二环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。分频器对第二电感电容型锁相环的输出信号进行分频，能够相对降低抖动；另外由于第二环形锁相环的输入信号频率高，第二环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声，在环路自身产生的相位噪声被抑制的同时，由于第二环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的第二目标时钟信号的抖动性能。另外，由于第二环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

实施例四

如图13所示，本实施例提供了一种时钟信号的生成方法，包括：

步骤s201：由第二电感电容型锁相环接收第二输入时钟信号，并对第二输入时钟信号进行倍频处理，生成第二高频时钟信号；

步骤s202：由分频器对第二高频时钟信号进行分频处理，生成第三高频时钟信号；

需要说明的是，经过分频器分频的第三高频时钟信号，相较于第二高频时钟信号，可以进一步减小时钟信号的抖动。抖动存在于时钟信号的每个上升沿处，高频率的时钟信号相较于低频率的信号，具有更多的上升沿，因此，经过分频后的低频率信号，将原本在每个上升沿均会出现的抖动的此处降低了，从而降低了时钟信号的抖动。

步骤s203：由第二环形锁相环对第三高频时钟信号进行倍频处理，生成第二目标时钟信号。

作为一种可选的实施例，第二目标时钟信号的频率根据fout＝fin*n/m确定，其中，fout为第二目标时钟信号的频率，fin为第三高频时钟信号的频率，m和n为第一环形锁相环的频率配置系数，n的取值为1～16，m的取值为1～2。

作为一种可选的实施例，第二环形锁相环的带宽设置为第三高频时钟信号的频率的二十分之一至第三高频时钟信号的频率的十分之一。

作为一种可选的实施例，第二输入时钟信号由外部晶振提供。

需要说明的是，由第二电感电容型锁相环提供的第二高频时钟信号是高频时钟信号，此高频时钟信号具有高频、低抖动(即好的相噪特性)的优点。经过分频器分频后的第三高频时钟信号具有更低的抖动(即好的相噪特性)。而第二环形锁相环的带宽是基于分频器分频后的第三高频时钟信号的频率进行调整的，第二环形锁相环的带宽越高，能够锁定的输入时钟信号的频率越高，换句话说，输入时钟信号的频率越高，第二环形锁相环的带宽需要设置得越高。至于第二高频时钟信号和第三高频时钟信号的频率的具体取值，需要根据对最终输出的时钟信号的性能要求进行调整，总的来说，本时钟信号生成过程中，分频器提供的第三高频时钟信号的频率越高，第二环形锁相环需要配置的带宽越宽，第二环形锁相环的带宽越宽，对第二环形锁相环内部的压控振荡器的相噪抑制能力越强，在第二环形锁相环的输入时钟信号(即分频器输出的第三高频时钟信号)具有低抖动的情况下，最终输出的第二目标时钟信号的抖动越低。但第二环形锁相环可调节的带宽有限，并不可能一直增长，因此，分频器提供的第三高频时钟信号的频率不可能无上限增长。

实际实施过程中，第二输入时钟信号可由外部晶振提供；第二环形锁相环的输出频率通过频率配置系数n、m进行配置的，具体的，fout＝fin*n/m(n＝1～16，m＝1～2)，其中，fout为第二环形锁相环的输出时钟信号的频率，对应于本实施例，fout为第二目标时钟信号的频率，fin为第二环形锁相环的输入时钟信号的频率，对应于本实施例，fin为第三高频时钟信号的频率；第二电感电容型锁相环输出的第二高频时钟信号的频率可设置为4ghz以上，分频器输出的第三高频时钟信号的频率可设置为500mhz以上，第二环形锁相环的带宽设置为输入频率的十分之一到二十分之一之间，对应于本实施例，设置为分频器输出的第三高频时钟信号的频率的十分之一到二十分之一之间，此带宽下的时钟电路环路的整体性能以及稳定性都很好。

具体的，针对gddr6物理接口phy对于时钟信号的要求：需要提供一个高速(最高速度达到8ghz)、低抖动、可覆盖频率比较宽(5ghz～8ghz)的时钟信号。本实施例通过外部晶振提供低频、低抖动的第二输入时钟信号，将此第二输入时钟信号输入第二电感电容型锁相环，通过第二电感电容型锁相环提供8ghz的第二高频时钟信号给分频器，分频器对第二高频时钟信号进行分频，提供500mhz-1ghz的第三高频时钟信号给第二环形锁相环，通过对第二环形锁相环的频率配置系数n/m的多种配置，最终可实现5ghz-8ghz的时钟信号输出，例如：fout＝fin*n/m(n＝1～16，m＝1～2)，比如fin＝1ghz，n＝16，m＝2，fout＝8ghz，能够满足gddr6物理接口phy对于时钟信号的要求。本实施例中，为接收500mhz-1ghz的高频信号，第二环形锁相环的带宽调整为与频率500mhz-1ghz对应的高带宽，即0.05ghz-0.1ghz的带宽(设置为第二高频时钟信号的频率的十分之一)，在此高带宽下，第二环形锁相环内部的压控振荡器vco自身的相噪得到较大的抑制，进一步优化了最终的抖动，参照图10、图11的相噪特性曲线，图11为本时钟电路中第二环形锁相环的相噪特性，相比于图10中单独的第二环形锁相环的相噪特性，本时钟电路中环路内的lpf、vco、cp的相噪特性均得到了不同程度的抑制，特别是第二环形锁相环的vco的相噪特性得到了抑制，本时钟电路最终的抖动jrms＝0.86ps，而单独的第二环形锁相环的抖动jrms＝1.34ps。

作为一种可选的实施例，步骤s201，包括：

由第三鉴频鉴相器接收并检测第二输入时钟信号和第三内部反馈信号之间的频率差和相位差，并根据第二输入时钟信号和第三内部反馈信号之间的频率差和相位差产生第四控制信号；

由第三电荷泵对第四控制信号进行放大处理，输出第三放大信号；

由第三环路滤波器对第三放大信号进行低通滤波处理，输出第三滤波信号；

由第二电感电容型压控振荡器根据第三滤波信号，输出第二高频时钟信号；

由第三反馈分频器对第二高频时钟信号进行分频处理，获得第三内部反馈信号。

作为一种可选的实施例，步骤s203，包括：

由第二自动频率校准模块检测第三高频时钟信号和第四内部反馈信号之间的频率差，并根据第三高频时钟信号和第四内部反馈信号之间的频率差产生第五控制信号；

由第四鉴频鉴相器检测第三高频时钟信号和第四内部反馈信号之间的频率差和相位差，并根据第三高频时钟信号和第二内部反馈信号之间的频率差和相位差产生第六控制信号；

由第四电荷泵对第六控制信号进行放大处理，并输出第四放大信号；

由第二电压控制开关对第四放大信号进行采集，并输出对应的第二电压脉冲信号；

由第四环路滤波器对第二电压脉冲信号进行低通滤波处理，获得第四滤波信号；

由第二环形压控振荡器根据第五控制信号和第四滤波信号输出第二目标时钟信号；

由第四反馈分频器对第二目标时钟信号进行分频处理，并输出第四内部反馈信号。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本方案中利用第二电感电容型锁相环去产生一个低抖动、高频率的时钟信号，将此第二高频时钟信号输入分频器进行分频，得到一个抖动相对较低的高频时钟信号，将此第三高频时钟信号作为第二环形锁相环的输入信号，通过对第二环形锁相环频率配置系数的配置，完成了高速、宽频率、低抖动的时钟信号的输出。分频器对第二电感电容型锁相环的输出信号进行分频，能够相对降低抖动；另外由于第二环形锁相环的输入信号频率高，第二环形锁相环的整体带宽提高了很多，从而抑制了环路自身产生的相位噪声，在环路自身产生的相位噪声被抑制的同时，由于第二环形锁相环的输入时钟信号本身具有较好的相噪，因此，整个时钟电路整体上优化了最终输出的第二目标时钟信号的抖动性能。另外，由于第二环形锁相环支持频率配置系数的配置，来支持较宽频率的时钟信号。整个时钟电路，相较于现有技术无法提供一种高速、宽频率、低抖动的时钟信号的技术问题，本方案的时钟电路在保证高频率、宽频率的同时，还能保证输出的时钟信号的抖动大幅降低。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。