具有主锁存器和从锁存器的触发器电路的制作方法

1.本揭露涉及半导体装置，且更确切地说，涉及锁存器。


背景技术：

2.锁存器是可用于存储信息的逻辑电路。主从锁存器(例如，触发器)是时钟边沿触发装置。换句话说，主从锁存器的输出基于时钟信号何时变化而变化。主从锁存器可利用共同时钟。共同时钟的使用可使得通常由一或多个缓冲器解决的时序容限问题注入额外时间延迟。


技术实现要素：

3.根据本揭露的实施例，触发器包括主锁存器、从锁存器以及偏斜时钟电路。主锁存器配置成锁存输入数据信号且基于主时钟信号而输出数据锁存信号。从锁存器耦接到主锁存器且配置成基于从锁存器时钟信号和数据锁存信号而产生输出数据信号。偏斜时钟电路耦接到主锁存器和从锁存器。偏斜时钟电路配置成接收时钟信号且基于时钟信号而产生主时钟信号和从时钟信号。主时钟信号和从时钟信号是独立时钟信号。主时钟信号和从时钟信号的时序通过偏斜时钟电路相对于彼此偏斜。
附图说明
4.当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。
5.图1描绘根据本公开的各种实施例的主从触发器的框图。
6.图2描绘根据本公开的各种实施例的耦接到偏斜时钟电路的主从触发器的图式。
7.图3进一步说明根据本公开的各种实施例的耦接到偏斜时钟电路的主从触发器的耦接。
8.图4描绘根据本公开的各种实施例的耦接到实例偏斜时钟电路的主从触发器的图式。
9.图5进一步说明根据本公开的各种实施例的耦接到偏斜时钟电路的主从触发器的耦接。
10.图6是根据本公开的各种实施例的说明关于图2到图3描述的各种时钟信号和数据锁存信号的曲线图(a)到曲线图(f)的示范性时序图。
11.图7是根据本公开的各种实施例的说明用于产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法的示范性流程图。
12.附图标号说明
13.100、200、400：主从触发器；
14.102、252、452：主锁存器；
15.104、d_in：输入数据信号；
16.108、258、458：从锁存器；
17.110、d_latch：数据锁存信号；
18.112：偏斜时钟电路；
19.114、clk：输入时钟信号；
20.120：主锁存器时钟信号；
21.122：从锁存器时钟信号；
22.118、d_out：输出节点；
23.202、410：nor门；
24.204、408：nand门；
25.206、208、216、222、224、402、404、406、416、418、424、426：反相器；
26.210、214、218、220、414、420、422：传输门；
27.212：偏斜时钟电路/反相器；
28.412：偏斜时钟电路/传输门；
29.710、720、730：步骤；
30.master_clkb：主时钟信号；
31.master_clki：反相主时钟信号；
32.slave_clkb：从时钟信号；
33.slave_clki：反相从时钟信号。
具体实施方式
34.以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅是实例且并不希望为限制性的。另外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
35.触发器是取决于时序信号的一种类型的同步电路。数据触发器(例如，d触发器)接收数字时钟信号(例如，0或1)和数据信号作为输入。触发器的输出取决于数字时钟信号的状态且称为边沿触发装置。当时钟信号从逻辑低(例如，
‘0’
)转变为逻辑高(例如，
‘1’
)时，时钟信号据称“上升”。当时钟信号上升时，正边沿触发的触发器输出等于输入数据的数据，且在所有其它时间将输出保持在其先前值下。替代地，当时钟信号从逻辑高(例如，
‘1’
)转变为逻辑低(例如，
‘0’
)时，时钟信号据称“下降”。当时钟信号下降时，负边沿触发器输出等于输入数据的数据，且在所有其它时间将输出保持在其先前值下。触发器可利用各自响应于时钟信号的一或多个锁存器(例如，主锁存器和从锁存器)，以提供这一功能性。
36.存在与触发器相关联的可影响输出信号的准确度和/或稳定性的两个关键时间：(i)设置时间和(ii)保持时间。设置时间是在输入时钟信号的时钟边沿之前输入到触发器中的数据必须稳定的时间量。保持时间是在输入时钟信号的时钟边沿之后触发器的输入必须稳定的最小时间量。换句话说，在时钟边沿周围(例如，在时钟边沿之前和在时钟边沿之后)存在时序窗口，其中数据输入必须保持稳定以便触发器操作。本文中描述产生且提供发送到主锁存器和从锁存器两者的个别时钟信号的偏斜块电路。这些个别时钟信号通过将不同延迟添加到每一时钟信号来偏斜。时钟信号的偏斜改变锁存器在其处接收时钟边沿的时间。通过单独地控制提供到锁存器的时钟信号的延迟，总体设置时间可减小(例如，较快设
置时间)。
37.图1描绘根据本公开的各种实施例的主从触发器100的框图。主从触发器100包含主锁存器102和从锁存器108。主锁存器102包含配置成接收输入数据信号104(例如，d_in)的输入节点。在一实例中，数据信号104经由时序电路的组合逻辑传播到主从触发器100。主锁存器102进一步配置成接收主锁存器时钟信号120。主锁存器时钟信号120由偏斜时钟电路112提供且基于由偏斜时钟电路112接收的输入时钟信号114。
38.图1的主从触发器100更包含从锁存器108，其配置成接收从主锁存器102输出的数据锁存信号110。从锁存器108进一步配置成接收从锁存器时钟信号122，其由偏斜时钟电路112提供且基于输入时钟信号114。主从触发器100的输出节点(d_out)118包含在从锁存器108上且用于读取主从触发器100的数据输出。在一实例中，主从触发器100包含提供数据存储的存储单元。
39.在一些变化形式中，当输入时钟信号114低时，主锁存器时钟信号120如图2到图3中更详细地描述来延迟，主锁存器102是透明的(transparent)(例如，准备好取样且存储数据值)且从锁存器108是不透明的(opaque)(例如，不取样，但实际上保持先前取样数据值)。在这种变化形式中，当输入时钟信号114变高时，从锁存器时钟信号122如图2到图3中更详细地描述来延迟，主锁存器102变得不透明的，且从锁存器108变得透明以影响正边沿触发行为。
40.替代地，在另一实例实施例中，当输入时钟信号114高时，主锁存器102是透明的且从锁存器108是不透明的。在这种变化形式中，当输入时钟信号114变低时，主锁存器102变得不透明的，且从锁存器108变得透明以影响负边沿触发行为。因此，主从触发器100可以是正边沿触发的触发器或负边沿触发的触发器。
41.分别提供到主锁存器102和从锁存器108的时钟信号120、时钟信号122由偏斜时钟电路112产生。如下文关于图2到图5进一步详细阐释，偏斜时钟电路112配置成接收输入时钟信号114且基于输入时钟信号114而产生主锁存器时钟信号120和从锁存器时钟信号122。
42.图2描绘根据本公开的各种实施例的耦接到偏斜时钟电路212的主从触发器200的图式。如先前在图1中描述，偏斜时钟电路(如偏斜时钟电路212)产生个别时钟信号(例如，主时钟信号master_clkb和从时钟信号slave_clkb)且分别将所述个别时钟信号提供到主锁存器252和从锁存器258。主锁存器252与图1中描述的主锁存器102类似地操作。从锁存器258与图1中描述的从锁存器108类似地操作。除了这些时钟信号之外，偏斜时钟电路212还可产生且提供这两种时钟信号的反相版本(例如，反相主时钟信号master_clki和反相从时钟信号slave_clki)。在一些变化形式中，偏斜时钟电路212包含多个逻辑门(如nor门202、nand门204)以及反相器206、反相器208。偏斜时钟电路212接收输入时钟信号114(例如，clk)。输入时钟信号114作为输入提供到nor门202和nand门204两者。nor门202使输入时钟信号114与由反相器208输出的反相从时钟信号(例如，slave_clki)进行比较。当输入时钟信号114和反相从时钟信号(例如，slave_clki)两者是逻辑低(例如，
‘0’
)时，nor门202产生逻辑高(例如，
‘1’
)的主时钟信号(例如，master_clkb)。对于输入的所有其它组合，由nor门202产生的主时钟信号是逻辑低。反相器206产生与主时钟信号逻辑相对的反相主时钟信号。主时钟信号和反相主时钟信号两者作为输入提供到主锁存器102。
43.反相主时钟信号还作为另一输入提供到nand门204。nand门204将输入时钟信号
114与反相主时钟信号进行比较。当输入时钟信号114和反相主时钟信号均逻辑高时，由nand门204产生的从时钟信号是逻辑低。对于输入的所有其它逻辑组合，由nand门204产生的从时钟信号是逻辑高。反相器208产生与由nand门204产生的从时钟信号逻辑相对的反相从时钟信号。从时钟信号和反相从时钟信号两者作为输入提供到从锁存器108。
44.图3进一步说明根据本公开的各种实施例的耦接到偏斜时钟电路212的主从触发器200的耦接。主锁存器252包含多个晶体管和反相器。更确切地说，主锁存器252包含传输门210、传输门214以及反相器212、反相器216。传输门是可使用pmos和nmos晶体管实施的双侧开关。传输门的输出基于数据输入信号和控制输入两者的逻辑电平。当传输门的控制输入是逻辑高时，传输门的输出镜射输入信号的输出(例如，传输门像闭合开关一样)。当传输门的控制输入是逻辑低时，传输门像断开开关一样。
45.回到图3，传输门210的控制端子接收由nand门204输出的主时钟信号，且传输门210的反相控制端子接收由反相器206输出的反相主时钟信号。换句话说，传输门210由主时钟信号控制。当主时钟信号是逻辑高时，传输门210充当闭合开关，且输入数据信号104作为输入提供到耦接到传输门210的反相器212。反相器212产生与其输入相对的逻辑信号且将所述逻辑信号作为提供到下文将更详细地论述的从锁存器258的数据锁存信号(例如，d_latch 110)而输出。在这些条件下(例如，主时钟锁存器是逻辑高)，数据锁存信号与输入数据信号逻辑相对。
46.恰好与传输门210相对，传输门214由反相主时钟信号控制。传输门214在反相控制端子处接收由nand门204输出的主时钟信号，且传输门214的控制端子接收由反相器206输出的反相主时钟信号。传输门214的输入端耦接到反相器216的输出端。反相器216使从反相器212输出的数据锁存信号反相且产生与数据锁存信号逻辑相对的信号。当主时钟信号是逻辑高时，反相主时钟信号是逻辑低。利用逻辑低控制信号，传输门214充当断开开关且反相器216浮动。替代地，当主时钟信号是逻辑低时，反相主时钟信号是逻辑高。反相主时钟信号控制传输门214，其出于先前论述的原因使得传输门充当闭合开关。在传输门214作为闭合开关的情况下，反相器216的输出端耦接到反相器212的输入端。由于这些情况下的控制信号(例如，主控制信号)是逻辑低，因此传输门210充当断路。在主控制信号是逻辑低时，数据输入信号104不再提供到反相器212的输入端。实际上，反相器212的输入是通过传输门214的反相器216的输出。当数据锁存信号是逻辑高时，反相器216输出逻辑低，所述逻辑低通过传输门216的闭合开关传到反相器212。所述逻辑低随后通过反相器212转换回到逻辑高。替代地，当数据锁存信号是逻辑低时，反相器216输出逻辑高。所述逻辑高通过传输门214的闭合开关传到反相器212的输入端。反相器212将逻辑高转换回到逻辑低。换句话说，当主时钟信号是逻辑低时，由主锁存器252输出的数据锁存信号110维持在其先前状态下(例如，刚好在切换到逻辑低之前当主时钟信号是逻辑高时的状态)。
47.数据锁存信号110作为输入提供到从锁存器108。更确切地说，从锁存器258(类似于主锁存器252)包含多个晶体管和反相器。即，传输门218、传输门220以及反相器222、反相器224。传输门218的控制端子接收由偏斜时钟电路212的反相器208输出的反相从时钟信号。传输门218的反相控制端子接收由nand门204输出的从时钟信号。换句话说，传输门218由反相从时钟信号(例如，slave_clki)控制。传输门218接收由主锁存器102输出的数据锁存信号110。当反相从时钟信号是逻辑高时，传输门218充当闭合开关且数据锁存信号110作
为输入提供到耦接到传输门218的输出端的反相器222。反相器222产生与其输入相对的逻辑信号且将所述逻辑信号输出作为数据输出信号118(例如，d_out)。在这些条件下(例如，反相从时钟信号是逻辑高)，数据输出信号118是反相数据锁存信号。因为主锁存器252和从锁存器258由独立地控制的时钟信号驱动(例如，主锁存器由主时钟信号控制且从锁存器由从时钟信号控制)，数据输出信号118取决于主锁存器252的先前描述的操作。换句话说，在这些条件下(例如，反相从时钟信号是逻辑高)，输出数据信号118可不等于输入数据信号104。实际上，数据输出信号118还取决于主时钟信号和反相主时钟信号的状态，如图6中更详细地描述。
48.恰好与传输门218相对，传输门220由从时钟信号控制。传输门220在控制端子处接收由nand门204输出的从时钟信号，且传输门220的反相控制端子接收由反相器208输出的反相从时钟信号。传输门220的输入端耦接到反相器224的输出端。反相器224使从反相器222输出的数据输出信号反相且产生与数据输出信号118逻辑相对的信号。当反相从时钟信号是逻辑高时，从时钟信号是逻辑低。利用逻辑低控制信号，传输门220充当断开开关且反相器224浮动。替代地，当从时钟信号是逻辑高时，反相从时钟信号是逻辑低。从时钟信号控制传输门220，其出于先前论述的原因使得传输门充当闭合开关。在传输门220作为闭合开关的情况下，反相器224的输出端耦接到反相器222的输入端。由于这些情况下的控制信号(例如，反相从时钟信号是逻辑低)，因此传输门218充当断路。在反相从时钟信号是逻辑低时，数据锁存信号110不再提供到反相器222的输入端。实际上，反相器222的输入是通过传输门220的反相器224的输出。当数据输出信号118是逻辑高时，反相器224输出逻辑低，所述逻辑低通过传输门220的闭合开关传到反相器222。逻辑低随后通过反相器222转换回到逻辑高。替代地，当数据输出信号118是逻辑低时，反相器224输出逻辑高。所述逻辑高通过传输门220的闭合开关传到反相器222的输入端。反相器222将逻辑高转换回到逻辑低。换句话说，当从时钟信号是逻辑高时，由从锁存器258输出的数据输出信号118维持在其先前状态下(例如，刚好在切换到逻辑高之前当反相从时钟信号是逻辑低时的状态)。
49.图4描绘根据本公开的各种实施例的耦接到实例偏斜时钟电路412的主从触发器400的图式。如先前在图1中描述，偏斜时钟电路(如偏斜时钟电路412)产生个别时钟信号(例如，主时钟信号master_clkb和从时钟信号slave_clkb)且分别将所述个别时钟信号提供到主锁存器452和从锁存器458。主锁存器452与如图3中所描述的主锁存器252相同地操作。从锁存器458与从锁存器258相同地操作。除了这些时钟信号之外，偏斜时钟电路412还可产生且提供这两种时钟信号的反相版本(例如，反相主时钟信号master_clki和反相从时钟信号slave_clki)。在一些变化形式中，偏斜时钟电路412包含多个逻辑门，如反相器402、反相器404、反相器406、nand门408以及nor门410。偏斜时钟电路412接收输入时钟信号114(例如，clk)。输入时钟信号114作为输入提供到反相器402。反相器402产生输入时钟信号114的逻辑相对信号且将所述逻辑相对信号提供到nand门408和nor门410的输入端。nand门408将从反相器402输出的反相输入时钟信号与由反相器406输出的从时钟信号(例如，slave_clkb)进行比较。nand门408产生反相主时钟信号(例如，master_clki)。当来自反相器402的反相时钟信号和从时钟信号(例如，slave_clkb)两者均逻辑高时，由nand门408产生的反相主时钟信号是逻辑低。对于输入的所有其它逻辑组合，由nand门408产生的反相主时钟信号是逻辑高。反相器404产生主时钟信号。主时钟信号和反相主时钟信号两者作为输
入提供到主锁存器452。
50.由反相器404输出的主时钟信号还作为另一输入提供到nor门410。nor门410将反相输入时钟信号与主时钟信号进行比较。当反相输入时钟信号和主时钟信号均逻辑低时，由nor门410产生的反相从时钟信号是逻辑高。对于输入的所有其它逻辑组合，由nor门410产生的反相从时钟信号是逻辑低。反相器406产生与由nor门410产生的反相从时钟信号逻辑相对的从时钟信号。从时钟信号和反相从时钟信号两者作为输入提供到从锁存器458。
51.图5进一步说明根据本公开的各种实施例的耦接到偏斜时钟电路412的主从触发器400的耦接。主锁存器452包含传输门412、传输门414以及反相器416、反相器418。传输门412、传输门414分别与先前在图3中描述的传输门210、传输门214类似地操作，例外之处在于主时钟信号和反相主时钟信号的来源。传输门412由主时钟信号控制，所述主时钟信号由反相器404产生。传输门414由反相主时钟信号控制，所述反相主时钟信号由nand门408产生。图3中针对传输门210、传输门214描述的所有其它操作应用于传输门412、传输门414。反相器416、反相器418与图3中描述的反相器212、反相器216相同地操作。
52.从锁存器458包含传输门420、传输门422以及反相器424、反相器426。传输门420、传输门422分别与如图3中所描述的传输门218、传输门220类似地操作，例外之处在于从时钟信号和反相从时钟信号的来源。传输门420由反相从时钟信号控制，所述反相从时钟信号由nor门410产生。传输门422由从时钟信号控制，所述从时钟信号由反相器406产生。图3中针对传输门218、传输门220描述的所有其它操作分别应用于传输门420、传输门422。反相器424、反相器426与图3中描述的反相器222、反相器224相同地操作。
53.图2到图5的主锁存器102、主锁存器252、主锁存器452以及从锁存器108、从锁存器258、从锁存器458仅是实例，且主锁存器和从锁存器可以本领域的普通技术人员已知的各种其它方式实施。
54.图6是根据本公开的各种实施例的说明关于图2到图3描述的各种时钟信号和数据锁存信号的曲线图(a)到曲线图(f)的示范性时序图。曲线图(a)说明图2到图3中描述的输入时钟信号114的时序波形。举例来说，曲线图(a)说明输入到图2到图3中的偏斜时钟电路212的nor门202和nand门204中的时钟信号114。曲线图(b)说明从图2到图3中的偏斜时钟电路212的nor门202输出的所产生主时钟信号(例如，master_clkb)的时序波形。当时钟信号114(例如，clk)以及曲线图(e)的反相从时钟信号(例如，slave_clki)两者都为逻辑低时，nor门202产生主时钟信号(例如，曲线图(b)的master_clkb)。主时钟信号在时间t1之前、时间t9和时间t10之间和/或(iii)在时间t10后被表示为逻辑高。对于所有其他输入组合，nor门202所产生的主时钟信号(例如，曲线图(b)的master_clkb)为逻辑低，例如在时间(i)t2和t3之间、时间(ii)t3和t4之间、时间(iii)t4和t5之间、时间(iv)t5和t6之间、时间(v)t6和t7之间和/或时间(vii)t7和t8之间所示。要注意的是，在曲线图(b)的波形中，从低/高或高/低转变之间(例如，在时间(i)t1和t2之间和/或在时间(ii)t8和t9之间)有小的时间延迟。因为输入信号的反转可能不是瞬时的。
55.曲线图(c)说明由图2到图3中的偏斜时钟电路212的反相器206输出的反相主时钟信号(例如，master_clki)的时序波形。反相器206产生与主时钟信号在逻辑上相反的反相主时钟信号。例如，当主时钟信号(曲线(b)的master_clkb)为逻辑高时，反相主时钟信号(例如曲线(c)的master_clki)则为逻辑低，如在时间t1之前、在时间t1与t2之间和/或在时
间t10之后。当主时钟信号(曲线(b)的master_clkb)为逻辑低时，反相主时钟信号(例如曲线(c)的master_clki)为逻辑高，如在时间(i)t3和t4之间、在时间(ii)t4和t5之间、在时间(ii)t5和t6之间、在时间(iv)t6和t7、在时间(v)t7和t8之间和/或在时间(vi)t8和t9之间所示。要注意的是，在曲线图(c)的波形中，从低/高或高/低转变之间(例如，在时间(i)t2和t3之间和/或时间(ii)t9和t10之间)有小的时间延迟。因为输入信号的反转可能不是瞬时的。
56.曲线(d)说明由图2到图3中的偏斜时钟电路212的nand门204产生的从时钟信号(例如，slave_clkb)的时序波形。当输入时钟信号114(例如，图(a)的clk)和反相的主时钟信号(例如，图(c)的master_clki)两者都为逻辑高时，由nand门204产生的从时钟信号(例如，slave_clkb)是逻辑低，如在时间(i)t4和t5之间和/或在时间(ii)t5和t6之间所示。对于输入的所有其他逻辑组合，nand门204生成的从时钟信号(例如，图(d)的slave_clkb)为逻辑高，如在时间t1之前、在时间(i)t1和t2之间、在时间(ii)t2和t3之间、在时间(iii)t6和t7之间、在时间(iv)t7和t8之间、在时间(v)t8和t9之间、在时间(vi)t9和t10之间和/或在时间t10之后所示。要注意的是，在曲线图(d)的波形中，从低/高或高/低转变之间(例如，在时间(i)t3和t4之间和/或在时间(ii)t6和t7之间)存在小的时间延迟。因为检测这些变化可能不是瞬间的。
57.曲线图(e)说明由图2到图3中的偏斜时钟电路212的反相器208产生的反相从时钟信号(例如，slave_clki)的时序波形。反相器208产生与由nand门204产生的从时钟信号(例如，图(d)的slave_clkb)在逻辑上相反的反相从时钟信号(例如，图(e)的slave_clki)。例如，当从时钟信号(曲线(d)的slave_clkb)为逻辑高时，反相从时钟信号(例如曲线(e)的slave_clki)为逻辑低，如在时间t1之前、在时间(i)t1和t2之间、在时间(ii)t2和t3之间、在时间(iii)t3和t4之间、在时间(iv)t7和t8之间、在时间(v)t8和t9之间、在时间(vi)t9和t10之间和/或在时间t10之后所示。当从时钟信号(曲线(d)的slave_clkb)为逻辑低电平时，反相从时钟信号(例如曲线(e)的slave_clki)则为逻辑高，如在时间(i)t5和t6之间和/或在时间(ii)t6和t7之间。要注意的是，在曲线图(e)的波形中，从低/高或高/低过渡之间(例如，在时间(i)t4和t5之间和/或在时间(ii)t7和t8之间)存在小的时间延迟。因为输入信号的反转可能不是瞬时的。
58.曲线图(f)说明从图2到图3中的主锁存器252输出的数据锁存信号110的时序波形。曲线图(e)与曲线图(f)相比较，独立地控制的时钟信号的使用有助于反相时钟信号的下降边沿与由曲线图(f)上的“x”表示的时序窗口之间的正时序容限。这一时序窗口反映设置时间的组合和触发器的保持时间。
59.图7是根据本公开的各种实施例的说明用于产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法的示范性流程图。虽然为易于理解，本文参考先前描述的结构描述图7，但应理解，方法还适用于许多其它结构。在步骤710处，偏斜时钟电路(如图1中的偏斜时钟电路112、图2到图3中的偏斜时钟电路212和/或图4到图5中的偏斜时钟电路412)接收时钟信号114。在步骤720处，偏斜时钟电路(例如，图1中的偏斜时钟电路112、图2到图3中的偏斜时钟电路212、图4到图5中的偏斜时钟电路412)产生主时钟信号(例如，从图2到图3中的偏斜电路212的nor门202或图4到图5中的偏斜时钟电路412的反相器404输出的主时钟信号(master_clkb)和从图2到图3中的偏斜时钟电路212的反相器
206或图4到图5中的偏斜时钟电路412的nand门408输出的反相主时钟信号(master_clki))和从时钟信号(例如，从图2到图3中的偏斜时钟电路的nand门204或图4到图5中的偏斜时钟电路412的反相器406输出的从时钟信号(slave_clkb)和从图2到图3中的偏斜时钟电路212的反相器208或图4到图5中的偏斜时钟电路412的nor门410输出的反相从时钟信号(slave_clki))。主时钟信号和从时钟信号是独立时钟信号。在步骤730处，主锁存器的传输门(例如，图3中的主锁存器252的传输门210、传输门214，图5中的主锁存器452的传输门412、传输门414)由主时钟信号(例如，主时钟信号和反相主时钟信号)控制，且从锁存器的传输门(例如，图3中的从锁存器258的传输门218、传输门220，图5中的从锁存器458的传输门420、传输门422)由从时钟信号(例如，从时钟信号和反相从时钟信号)控制。
60.本文所述的各种工艺的使用可提供许多优势。举例来说，本文中所描述的偏斜时钟电路的使用可产生单独地控制的主时钟信号和从时钟信号且分别将所述单独地控制的主时钟信号和从时钟信号提供到触发器的主锁存器和从锁存器。这些单独地控制的时钟信号可使得触发器能够具有较快设置时间，这是由于时钟信号可单独地延迟且提供到锁存器。这些延迟时钟信号可减小总体设置时间(例如，实现较快设置时间)。
61.在一个实施例中，触发器包含主锁存器，主锁存器配置成锁存输入数据信号且基于主锁存器时钟信号而输出数据锁存信号。电路还包含从锁存器，从锁存器耦接到主锁存器且配置成基于从锁存器时钟信号和数据锁存信号而产生输出数据信号。电路还包含基于时钟信号的耦接到主锁存器和从锁存器的偏斜时钟电路。偏斜时钟电路配置成接收时钟信号且产生主锁存器时钟信号和从锁存器时钟信号。主锁存器时钟信号和从锁存器时钟信号是独立时钟信号，其时序通过偏斜时钟电路相对于彼此偏斜。
62.在一些实施例中，作为独立时钟信号的主时钟信号和从时钟信号有助于反相从时钟信号与数据锁存信号之间的正时序容限。
63.在一些实施例中，偏斜时钟电路包括nor门、第一反相器、nand门以及第二反相器。nor门配置成将时钟信号与反相从时钟信号进行比较且产生主时钟信号。第一反相器耦接在nor门与主锁存器之间。第一反相器配置成使主时钟信号反相。nand门配置成将时钟信号与反相主时钟信号进行比较且产生从时钟信号。第二反相器耦接在nand门与从锁存器之间。第二反相器配置成使从时钟信号反相。
64.在一些实施例中，偏斜时钟电路包括第一反相器、nand门、第二反相器、nor门以及第三反相器。第一反相器配置成使时钟信号反相。nand门耦接到第一反相器。nand门配置成将反相时钟信号与从时钟信号进行比较且产生反相主时钟信号。第二反相器耦接在nand门与主锁存器之间。第二反相器配置成使反相主时钟信号反相且产生主时钟信号。nor门耦接在第一反相器与第三反相器之间。nor门配置成将反相时钟信号与主时钟信号进行比较且产生反相从时钟信号。第三反相器耦接在nor门与从锁存器之间。第三反相器配置成使反相从时钟信号反相且产生从时钟信号。
65.在一些实施例中，偏斜时钟电路产生提供到主锁存器的反相主时钟信号。主锁存器包括第一传输门以及第一反相器。第一传输门由主时钟信号控制。第一传输门配置成在主时钟信号是逻辑高时操作为闭合开关且输出输入数据信号。第一反相器耦接到第一传输门。第一反相器配置成使输入数据信号反相且输出数据锁存信号。
66.在一些实施例中，主锁存器更包括第二反相器以及第二传输门。第二反相器耦接
到第一反相器。第二反相器配置成使数据锁存信号反相且输出反相数据锁存信号。第二传输门由反相主时钟信号控制。第二传输门配置成在反相主时钟信号是逻辑高时操作为闭合开关且使反相数据锁存信号通过。
67.在一些实施例中，偏斜时钟电路产生提供到从锁存器的反相从时钟信号。从锁存器包括第一传输门以及第一反相器。第一传输门由反相从时钟信号控制。第一传输门配置成在反相从时钟信号是逻辑高时操作为闭合开关且输出数据锁存信号。第一反相器耦接到第一传输门。第一反相器配置成使数据锁存信号反相且产生输出数据信号。
68.在一些实施例中，从锁存器更包括第二反相器以及第二传输门。第二反相器耦接到第一反相器。第二反相器配置成使输出数据信号反相且输出反相输出数据信号。第二传输门由从时钟信号控制。第二传输门配置成在从时钟信号是逻辑高时操作为闭合开关且使反相输出数据信号通过到第一反相器。
69.在另一实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法包含利用偏斜时钟电路来接收时钟信号。偏斜时钟电路产生主时钟信号和从时钟信号。主时钟信号和从时钟信号是独立时钟信号。主锁存器的传输门由主时钟信号控制且从锁存器的传输门由从时钟信号控制。
70.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用偏斜时钟电路的nor门将时钟信号与反相从时钟信号进行比较；基于时钟信号与反相从时钟信号的比较而利用nor门来产生主时钟信号；利用耦接在nor门与主锁存器之间的第二反相器使主时钟信号反相；利用nand门将时钟信号与反相主时钟信号进行比较；基于时钟信号与反相主时钟信号的比较而利用nand门来产生从时钟信号；以及利用耦接在nand门与从锁存器之间的第一反相器使nand门的输出反相。
71.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用偏斜时钟电路的第一反相器使时钟信号反相；利用耦接到第一反相器的nand门将反相时钟信号与从时钟信号进行比较；利用nand门来产生反相主时钟信号；利用耦接在nand门与主锁存器之间的第二反相器使反相主时钟信号反相；利用第二反相器来产生主时钟信号；利用耦接到第一反相器的nor门将主时钟信号与反相时钟信号进行比较；利用nor门来产生反相从时钟信号；利用耦接在nor门与从锁存器之间的第三反相器使反相从时钟信号反相；以及利用第三反相器来产生从时钟信号。
72.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用偏斜时钟电路来产生反相主时钟信号；利用偏斜时钟电路将反相主时钟信号和主时钟信号提供到主锁存器；使用主时钟信号来控制主锁存器的第一传输门，其中第一传输门配置成在主时钟信号是逻辑高时操作为闭合开关且输出输入数据信号；利用耦接到第一传输门的第一反相器使输入数据信号反相；以及利用第一反相器来产生数据锁存信号。
73.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用耦接到第一反相器的第二反相器使数据锁存信号反相；利用第二反相器来产生反相数据锁存信号；以及使用反相主时钟信号来控制主锁存器的第二传输门，第二传输门配置成在反相主时钟信号是逻辑高时操作为闭合开关且使反相数据锁存信号通过。
74.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用偏斜时钟电路来产生反相从时钟信号；利用偏斜时钟电路将从时钟信号和反相时钟信号提供到从锁存器；使用反相从时钟信号来控制从锁存器的第一传输门，第一传输门配置成在反相从时钟信号是逻辑高时操作为闭合开关且输出数据锁存信号；利用耦接到第一传输门的第一反相器使数据锁存信号反相；以及利用第一反相器来产生输出数据信号。
75.在一些实施例中，产生用于控制具有主锁存器和从锁存器的触发器的主时钟信号和从时钟信号的方法更包括：利用耦接到第一反相器的第二反相器使输出数据信号反相且输出反相输出数据信号；以及使用从时钟信号来控制从锁存器的第二传输门，第二传输门配置成在从时钟信号是逻辑高时操作为闭合开关且使反相输出数据信号通过到第一反相器。
76.在又另一实施例中，触发器装置包含包括多个锁存器的数据触发器和耦接到数据触发器的时钟电路。时钟电路配置成接收时钟信号且产生多个时钟信号。多个时钟信号中的每一个彼此独立。
77.在一些实施例中，时钟电路包括nor门、第一反相器、nand门以及第二反相器。nor门配置成将时钟信号与反相从时钟信号进行比较且产生主时钟信号。第一反相器耦接在nor门与数据触发器之间。第一反相器配置成使主时钟信号反相。nand门配置成将时钟信号与反相主时钟信号进行比较且产生从时钟信号。第二反相器耦接在nand门与数据触发器之间。第二反相器配置成使从时钟信号反相。所述多个时钟信号包括反相从时钟信号、时钟信号以及主时钟信号。
78.在一些实施例中，时钟电路包括第一反相器、nand门、第二反相器、nor门以及第三反相器。第一反相器配置成使时钟信号反相。nand门耦接到第一反相器。nand门配置成将反相时钟信号与从时钟信号进行比较且产生反相主时钟信号。第二反相器耦接在nand门与数据触发器之间。第二反相器配置成使反相主时钟信号反相且产生主时钟信号。nor门耦接在第一反相器与第三反相器之间。nor门配置成将反相时钟信号与主时钟信号进行比较且产生反相从时钟信号。第三反相器耦接在nor门与从锁存器之间。第三反相器配置成使反相从时钟信号反相且产生从时钟信号。所述多个时钟信号包括反相从时钟信号、时钟信号、主时钟信号以及反相主从时钟。
79.在一些实施例中，时钟电路产生提供到数据触发器的主锁存器的反相主时钟信号。主锁存器包括第一传输门、第一反相器、第二反相器以及第二传输门。第一传输门由主时钟信号控制。第一传输门配置成在主时钟信号是逻辑高时操作为闭合开关且输出输入数据信号。第一反相器耦接到第一传输门。第一反相器配置成使输入数据信号反相且输出数据锁存信号。第二反相器耦接到第一反相器。第二反相器配置成使数据锁存信号反相且输出反相数据锁存信号。第二传输门由反相主时钟信号控制。第二传输门配置成在反相主时钟信号是逻辑高时操作为闭合开关且使反相数据锁存信号通过。
80.在一些实施例中，时钟电路产生提供到数据触发器的从锁存器的反相从时钟信号。从锁存器包括第一传输门、第一反相器、第二反相器以及第二传输门。第一传输门由反相从时钟信号控制。第一传输门配置成在反相从时钟信号是逻辑高时操作为闭合开关且输出数据锁存信号。第一反相器耦接到第一传输门。第一反相器配置成使数据锁存信号反相
且产生输出数据信号。第二反相器耦接到第一反相器。第二反相器配置成使输出数据信号反相且输出反相输出数据信号。第二传输门由从时钟信号控制。第二传输门配置成在从时钟信号是逻辑高时操作为闭合开关且使反相输出数据信号通过到第一反相器。
81.前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的方面。本领域的技术人员应了解，他们可轻易地将本公开用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优点的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代和更改。