一种根据T拓扑走线阻抗平衡过孔不等长的方法、PCB板与流程

本发明属于pcb技术领域，具体涉及一种根据t拓扑走线阻抗平衡过孔不等长的方法、pcb板。

背景技术：

现代社会对数据的需求量越来越大，同时对速率的要求也逐渐攀升，信息承载介质的电子产品之中，往往以内存作为与cpu进行数据传输的重要器件，所以内存速率的高低直接影响到了系统的性能。但是在实际过程中经常由于空间、成本及工艺等设计因素的限制，无法按照理想的拓扑进行布线，从而导致内存出现降速现象。所以通过寄生参数及阻抗调整等手段，在非理想拓扑下找出优化的走线拓扑对提升内存速率尤为重要。

现有一拖四拓扑的内存布线设计方案，通常是按两个完美的t拓扑进行布线，通过物理长度等长管控来保证每个t拓扑分支的等长。其中把过孔长度差按照传输线长度进行等比例补偿，以实现全链路物理长度等长。

现有技术存在以下缺陷：(1)过孔和传输线的寄生参数的差异对延时的表现上差异较大，物理等长管控方法没有考虑到上述情况；(2)只有在保证过孔长度相等的理想情况下该方法才可以有效保证信号品质，但是对于部分设计中，由于走线空间或者成本工艺限制，无法保证过孔的等长，由于走线拓扑不平衡会导致负反射劣化信号质量，通过增加层面的方式可以解决该问题，但是又会造成pcb成本增加，使设计产品失去市场竞争力。

技术实现要素：

针对现有技术的上述不足，本发明提供一种根据t拓扑走线阻抗平衡过孔不等长的方法、pcb板，以解决上述技术问题。

第一方面，本发明提供一种根据t拓扑走线阻抗平衡过孔不等长的方法，包括：

根据分支点划分t拓扑走线的短过孔分支和长过孔分支；

列举短过孔分支和长过孔分支的阻抗分布方式；

实施所述阻抗分布方式，并对分支点进行阻抗扫描仿真对比得到阻抗要求；

根据阻抗要求改变短过孔分支和长过孔分支的走线线宽。

进一步的，所述方法还包括：

对分支点阻抗进行步进扫描，对比不同阻抗下波形结，获取最优化阻抗值。

进一步的，所述方法还包括：

通过仿真软件查看改变后的信号水平；

并检测闪存提升速率。

进一步的，所述阻抗分布方式包括：

短过孔分支和长过孔分支等阻抗分布；

长过孔分支选择低阻抗，短过孔分支选择高阻抗；

长过孔分支选择高阻抗，短过孔分支选择低阻抗。

进一步的，经扫描仿真对比得到的阻抗要求为：阻抗要求长过孔分支选择低阻抗，短过孔分支选择高阻抗。

进一步的，所述方法还包括：获取阻抗与走线线宽的映射信息。

第二方面，本发明提供一种pcb板，包括：两层软板、十层硬板以及一拖四拓扑多分支走线，所述两层软板设置在于叠层中间位置；每层软板仅供穿越软板方向的信号走线；所述一拖四拓扑多分支走线包括：一条主走线和四条从走线，所述中间层面仅供所述主走线设置在软板，所述从走线设置在非中间层面；所述四条从走线的线宽满足阻抗要求。

本发明的有益效果在于，

本发明提供的一种根据t拓扑走线阻抗平衡过孔不等长的方法、pcb板，本发明通过仿真扫描获取最优化过孔不等长分支传输线补偿阻抗值，可以在不增加走线层面及pcb成本的条件下有效提升信号质量。特别是在对于ssd及内存这类产品中可以在相同布线条件下实现速率提升，可以有效提升产品竞争力。

此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例的走线阻抗分布方式图。

图2是本发明一个实施例的走线仿真波形图。

图3是本发明现有一拖四拓扑结构示意图。

图4是本发明一个实施例中得到的一拖四拓扑结构示意图。

图5是本发明一个实施例中pcb板叠层图。

图6是本发明一个实施例中一拖四拓扑结构图。

图7是本发明一个实施例中改变阻抗后仿真波形细节图。

图8是本发明一个实施例中改变阻抗前仿真波形细节图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本申请实施例提供一种根据t拓扑走线阻抗平衡过孔不等长的方法，该方法包括：

步骤110，根据分支点划分t拓扑走线的短过孔分支和长过孔分支；

步骤120，列举短过孔分支和长过孔分支的阻抗分布方式；

步骤130，实施所述阻抗分布方式，并对分支点进行阻抗扫描仿真对比得到阻抗要求；

步骤140，根据阻抗要求改变短过孔分支和长过孔分支的走线线宽。

可选地，作为本发明一个实施例，所述方法还包括：

对分支点阻抗进行步进扫描，对比不同阻抗下波形结，获取最优化阻抗值。

可选地，作为本发明一个实施例，所述方法还包括：

通过仿真软件查看改变后的信号水平；

并检测闪存提升速率。

可选地，作为本发明一个实施例，所述阻抗分布方式包括：

短过孔分支和长过孔分支等阻抗分布；

长过孔分支选择低阻抗，短过孔分支选择高阻抗；

长过孔分支选择高阻抗，短过孔分支选择低阻抗。

可选地，作为本发明一个实施例，经扫描仿真对比得到的阻抗要求为：阻抗要求长过孔分支选择低阻抗，短过孔分支选择高阻抗。

可选地，作为本发明一个实施例，所述方法还包括：获取阻抗与走线线宽的映射信息。

实施例1

为了便于对本发明的理解，下面以本发明一种根据t拓扑走线阻抗平衡过孔不等长的方法的原理，结合实施例中对pcb板进行管理的过程，对本发明提供的一种根据t拓扑走线阻抗平衡过孔不等长的方法做进一步的描述。

具体的，所述一种根据t拓扑走线阻抗平衡过孔不等长的方法包括：

1、不平衡产生：本实施例以ssd产品设计为例,该类产品pcb通常采用软硬结合板，本案以四个rank为例，dq信号为一拖四拓扑。产品实际叠层设计如图5所示，走线拓扑如图3所示。由于成本因素本设计只能设计两层软板(l6&l7)和10层硬板，其中由于pcb制程因素影响软板必须位于叠层中间位置。由于空间限制一层软板仅仅供穿越软板方向的信号走线，所以对于一拖四拓扑多分支dq走线，如图6所示，中间软板层面仅供tl1走线，tla和tlb均必须走在pcb非中间层面,从而出现本案中描述的过孔长度不等长的现象。本例为简化说明，仅对tlb的不等长进行优化举例说明。

2、以l12层板，分支点在l3为例，过孔分支分别为l3-l1和l3-l12走线。常规设计过孔按相同属性计算长度。本方案分别对t分支点进行阻抗扫描仿真，获取最优化阻抗值平衡过孔不等长影响。

3、如图1所示，列举短过孔分支和长过孔分支的阻抗分布方式，包括：“长过孔分支选择低阻抗30ohm，短过孔分支选择高阻抗60ohm”、“长过孔分支选择高阻抗60ohm，短过孔分支选择低阻抗30ohm”和“长过孔分支和短过孔分支均选择阻抗50ohm”，对分支点阻抗进行步进扫描，对比不同阻抗下波形结，获取最优化阻抗值，如图2所示以可得出在“长过孔分支选择低阻抗30ohm，短过孔分支选择高阻抗60ohm”时，波形最平稳，即可以有效抵消由于过孔不等长造成的反射现象；

4、如图4所示，实施所述阻抗分布方式，并对分支点进行阻抗扫描仿真对比得到阻抗要求；改变tlb1&tlb2走线线宽，依据叠层分别从4mil(50ohm，如图7所示)改成2.8mil和9.5mil以满足阻抗分别为30ohm及60ohm(如图8所示)要求，通过仿真信号在高电平回沟减小，明显改善信号，经校验闪存速率从533mbps提升至667mbps；本实施例有效提升信号质量，并且不需要改动走线及增加走线层面，可以有效降低pcb成本。

实施例2

本实施例提供一种pcb板，其特征在于，包括：两层软板、十层硬板以及一拖四拓扑多分支走线，所述两层软板设置在于叠层中间位置；每层软板仅供穿越软板方向的信号走线；所述一拖四拓扑多分支走线包括：一条主走线和四条从走线，所述中间层面仅供所述主走线设置在软板，所述从走线设置在非中间层面；所述四条从走线的线宽满足阻抗要求。

尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。