集成电路的制作方法

实现模式和实施例涉及集成电路，尤其是具有电源电压控制器和可命令时钟生成器的集成电路。

背景技术：

电源电压控制器通常被配置以便向所附接的设备(从控制器的视角看等效于负载)提供稳定的电源电压。

话虽如此，负载可以根据所附接设备的活动而变化。负载的变化可能很快，以至于控制器的响应太慢而不能控制电源电压。对于只具有相对较低内部电容的控制器，或不具有专用外部电容元件的控制器，尤其是这种情况。

这反映在负载突然下降的事件中的电源电压的过冲的现象(过冲)，以及在负载突然增加的事件中的电源电压的下冲的现象(下冲)。

在过冲和下冲时，电源电压可以超过由控制器供电的设备的操作限制，这针对被供电的设备可能是危险的。

在所附接设备的活动中的变化，以及由此在等效负载中的变化以及电源电压的过冲或下冲的风险，尤其是在修改时钟信号的频率时发生。时钟信号的频率的修改可以例如由用户命令。

具体而言，时钟信号通常由在用新频率重新开始之前需要完全停机的设备生成。在重新开始期间，由初级生成器生成的低频时钟信号(例如4mhz或16mhz)被替换为时钟信号。

因此，即使在所命令的频率改变中的变化在理论上不足以导致电源电压过冲或下冲(例如，从初始频率到经修改频率的从170mhz到140mhz的30mhz的变化)，但是从初始时钟频率到替换时钟频率再到具有更高振幅的经修改的时钟频率的变化的每种变化都可能引起电源电压的过冲或下冲。

已经提出，通过其分频(division)比率为一半(1/2)的常规分频器(即仅能够除以2的幂的分频器)，在所述过渡的每个过渡时将时钟信号的频率分频。

然而，针对大于120mhz的时钟频率，将频率除以2仍导致大于60mhz的显著振幅变化，这可能导致电源电压的过冲或下冲。

现在，在修改时钟信号的频率时，被期望的是在不引入电源电压的过冲或下冲的情况下增大时钟信号频率。

技术实现要素：

为了至少部分地解决现有技术中存在的问题，例如频率改变时导致电源电压的过冲或下冲的问题，本公开提出了一种集成电路。

在第一方面，提供了一种集成电路，该集成电路包括：电源电压控制器；时钟信号生成器，被配置为接收修改时钟信号的频率的命令；以及分频器，被配置为：响应于命令，利用时钟信号的频率的、到相应中间频率的连续中间信号的至少一个系列的连续分频，改变时钟信号的频率，使得至少一个系列被配置为允许电源电压由控制器控制。

根据一个实施例，分频器被配置为使得至少一个系列的每个分频的分频比率彼此不同，以便避免在系列的两个连续频率之间的、大于限制的频率差。

根据一个实施例，限制严格地小于时钟信号的频率的一半。

根据一个实施例，分频器被配置为使得至少一个系列的连续分频包括至少三个分频。

根据一个实施例，分频器包括：针对在第一寄存器中可设置的第一数目的第一计数器-比较器、以及针对在第二寄存器中可设置的第二数目的第二计数器-比较器，其中第一计数器-比较器和第二计数器-比较器被联合配置为从时钟信号的第二数目的脉冲周期性地减去每组第一数目的脉冲，使得第一数目与第二数目的比率确定每个分频的分频比率。

根据一个实施例，该命令命令时钟信号的频率从初始频率到最终频率的修改，分频器被配置为利用时钟信号的初始频率的减小的系列的分频来改变时钟信号的频率，时钟信号生成器被配置为然后以最终频率重新开始时钟信号的生成，并且分频器被配置为然后利用时钟信号的最终频率的增大的系列的分频来改变时钟信号的频率。

通过所公开的实施例，可以在不引入电源电压的过冲或下冲的情况下增大时钟信号频率。

附图说明

基于全面检查非限制性实施例和实现模式以及附图，本实用新型的其他优点和特征将变得显而易见，其中：

图1示意性地图示了集成电路的一个实施例的一个示例；

图2图示了用于时钟信号的时序图；以及

图3图示了用于修改时钟信号的频率的时序图。

具体实施方式

根据一方面，所提出的是一种用于修改时钟信号的频率的方法，该时钟信号对由电压控制器供电的集成电路进行计时，该方法包括：响应于所述修改的命令，改变时钟信号的频率，其包括时钟信号的频率到相应中间频率的连续中间信号的至少一个系列的连续分频，所述至少一个系列被配置为允许电源电压由所述控制器控制。

换言之，所提出的是通过使用时钟信号的频率的至少一个系列的分频来在时钟信号的频率的修改事件中控制电源电压(亦即，防止电源电压的过冲和下冲)，以使在频率中的变化标准化。因此，所述至少一个系列的连续分频包括时钟信号的频率的多个连续分频，并且有利地包括至少三个分频。

因而，经由所述系列来使变化标准化，使得可以适配于控制器的响应时间，并且不会导致任何电源电压过冲或下冲。

此外，该方法可以适配于可以受益于各种优点的任何类型的现有控制器，以便能够使用这些控制器并受益于它们在较高时钟频率处的优点，而无需修改控制器的设计。

根据一种实现模式，所述至少一个系列的每个分频的比率彼此不同，以便不引起在该系列的两个连续频率之间的、大于限制的频率差。

具体而言，由于分频具有可变比率，因此这种实现模式使得能够以较低比率(例如1/10或1/8)开始分频高频率，并且逐渐增大一个系列的分频比率，直到达到或接近期望频率为止。

有利地，该限制严格地小于时钟信号的频率的一半。

例如，频率差的公差限制可以在45mhz到60mhz之间(例如50mhz)，并且时钟信号的频率可以大于150mhz。

根据一种实现模式，每个频率分频包括：从时钟信号的第二数目的脉冲周期性地减去每组的第一数目的脉冲，以使第一数目与第二数目的比率限定每个分频的分频比率。

换言之，为了将频率除以比率n/d，通过在d个脉冲的分组脉冲中周期性地阻断其n个脉冲来传送时钟信号。再换言之，为了生成中间信号，时钟信号的脉冲的形式没有被修改(这是针对常规分频器的情况)，但是时钟信号的脉冲的数目被修改。

这种实现模式对应于数字分频，并且在易于实现、有效性和控制设置方面有利。话虽如此，在这种情况下，中间信号有在功能上无法命令某些动作(尤其是同步操作的动作)的风险，并且应特别注意在瞬态期间执行的动作。

时钟信号的频率从初始频率修改到最终频率，并且所述变化可以包括：时钟信号的初始频率的减小的系列的分频，以最终频率重新开始时钟信号的生成，以及随后时钟信号的最终频率的增大的系列的分频。

因此所述至少一个系列包括两个系列的分频，一个系列在初始频率上，另一个系列在最终频率上。

在重新开始时，可以分离地生成替换时钟信号。

根据另一方面，所提出的是集成电路，该集成电路包括：电源电压控制器；时钟信号生成器，其能够接收修改时钟信号频率的命令；以及分频器器件，其被配置为响应于所述命令，利用时钟信号的频率到相应中间频率的连续中间信号的至少一个系列连续分频来改变时钟信号的频率，使得所述至少一个系列被配置为允许电源电压由所述控制器控制。

根据一个实施例，分频器器件被配置为使得所述至少一个系列的每个分频的分频比率彼此不同，以便不引起在该系列的两个连续频率之间的、大于限制的频率差。

例如，所述限制严格地小于时钟信号的频率的一半。

根据一个实施例，分频器器件被配置为使得所述至少一个系列的连续分频包括至少三个分频。

根据一个实施例，分频器器件包括：针对能够被设置在寄存器中的第一数目的第一计数器-比较器、和针对能够被设置在寄存器中的第二数目的第二计数器-比较器，第一计数器-比较器和第二计数器-比较器被联合配置为从时钟信号的第二数目的脉冲周期性地减去每组第一数目的脉冲，使得第一数目与第二数目的比率限定每个分频的分频比率。

根据一个实施例，所述命令命令将时钟信号的频率从初始频率修到最终频率的频率修改，分频器器件被配置为利用时钟信号的初始频率的减小的系列的分频而改变时钟信号的频率，然后时钟信号生成器被配置为以最终频率重新开始时钟信号的生成，并且分频器器件被配置为利用时钟信号的最终频率的增大的系列的分频而改变时钟信号的频率。

图1示意性地图示了集成电路ci的示例，该集成电路ci具有电源级alm，电源级alm被配置为在修改时钟信号clk的频率的命令的事件中控制电源电压vdd。

电源级alm具有电源电压控制器ldo和时钟信号生成器pll，它们彼此交互以便向附接的电路(例如具有合并或不合并到与集成电路ci相同的芯片中的给定功能的电路)供电。

时钟信号生成器pll生成时钟信号clk，并且能够接收修改时钟信号的频率的命令com。命令com可以例如由集成电路ci的用户发出，或者由能够命令集成电路ci的主设备发出。

例如，时钟信号的频率可以被命令为在100mhz到200mhz之间的值。

话虽如此，时钟信号生成器pll可以是锁相环类型的，并且通常需要重新开始以便修改待生成的时钟信号的频率，亦即，需要将其操作停机并且需要以新的修改频率重置(reset)。

在重新开始时，并且因此在时钟信号的生成的暂停期间，内部振荡器hsi被配置为独立地生成(例如在16mhz的)低频时钟信号以供应替换时钟信号clksub，以便不中断时钟信号的分配。

电源电压控制器ldo就其本身而言被配置为在某些限制内保持恒定而不受输出处的负载的影响地生成受控制的电源电压vdd。

具体地，在时钟信号的频率中的较大变化相当于在电源电压控制器的输出处的负载中的变化，该变化可能超出其电容。

尤其是，电源电压控制器ldo可能没有被装备有能够承受这种变化的外部电容元件。例如，针对使用其内部电容(亦即，由合并到集成电路中的各种部件的结构性地形成的电容性结构定义的电容)的控制器是这种情况；该内部电容没有被特别设计为承受高负载变化。

集成电路ci被装备有分频器器件mdiv，该分频器器件mdiv用于避免针对电源电压控制器ldo的电容而言在时钟信号clk的频率中的变化太过突然。

一般而言，分频器器件mdiv被配置为用时钟信号的频率到相应的中间频率f1-f6的连续的中间信号clkint的至少一个系列连续分频来修改时钟信号clk的频率。

如下文将更详细地描述的，这使得可以使用在中间频率处降低达替换频率、以及然后在频率处增大至时钟信号的新的经修改频率的步骤来标准化在频率中的变化。

当然，针对标准化在时钟信号的频率中的总体变化的目的，增大和降低被配置为统一的，亦即具有小于限制值的(在两个连续步骤之间的)初级变化。

因此分频器器件mdiv被配置为使得所述至少一个系列的每个分频的分频比率n/d彼此不同。

在该示例中，分频器器件mdiv为此包括第一计数器-比较器cmp1和第二计数器-比较器cmp2，其被配置为对时钟信号clk的脉冲进行计数并将其相应的计数cnt与相应的数目n、d进行比较。

第一计数器-比较器cmp1被配置为指示时钟信号clk的计数脉冲总数是否小于、等于或严格大于第一数目n。例如，如果总数严格大于第一数目n，则第一计数器-比较器cmp1递送“是”信号(诸如逻辑“1”)，并且总数如果不是严格大于第一数目n，则递送“否”信号(诸如逻辑“0”)。

第二计数器-比较器cmp2能够检测在计数总数中时钟信号clk的第二数目d的脉冲的出现。

数目n和d能够在相应的寄存器rgn、rgd中被设置。

第二计数器-比较器cmp2的输出使得当在时钟信号clk中已经计数d个脉冲时能够触发两个计数器-比较器cmp1、cmp2的重置rst。当计数器-比较器被重置时，第一计数器-比较器cmp1和第二计数器-比较器cmp2从0重新开始其脉冲计数。

就其本身而言，第一计数器-比较器cmp1的输出命令设备传送如下时钟信号：在时钟信号clk的每个脉冲时能够传送脉冲的时钟信号“on”或抑制脉冲的时钟信号“off”。

只要第一计数器-比较器cmp1检测到计数小于或等于第一数目n，则命令抑制对应的脉冲，然而，如果检测到计数严格大于第一数目n，则命令传送脉冲。

因此，用于传送时钟信号的设备可以由逻辑与(and)门形成，在其输入处具有第一计数器-比较器cmp1的输出和时钟信号clk(时钟信号的脉冲的高电平被同化为逻辑“1”，时钟信号的脉冲的低电平被同化为逻辑“0”，小于或等于n的比较输出逻辑“0”，并且严格大于n的比较输出逻辑“1”)。

因此，所传送的脉冲序列形成了具有中间频率的中间信号clkint。

参考图2，其图示了针对在时钟信号clk上的分频器器件中的n＝1并且d＝4的情况。

因此，如上文所述的第一计数器-比较器cmp1和第二计数器-比较器cmp2被联合配置为从时钟信号clk的第二数目d＝4个脉冲中周期性地减去连续组中的第一数目n＝1个脉冲。

因此，时钟信号的脉冲的n/d＝1/4被抑制，并且这对应于从时钟信号clk的频率减去其值的n/d＝1/4。换言之，在该示例中，频率被乘以1-n/d＝3/4。

因此，数目n/d的比率限定了每个分频的分频比率。分频的分频比率具体地对应于在被分频的初始频率上从分频产生的频率差的量。

图3图示了在低于时钟信号的频率的频率fs处使用替换时钟信号clksub将时钟信号clk的频率f01修改为经修改的频率f02的一个示例性实现方式。

在该示例中，初始时钟频率clk由时钟信号生成器pll在170mhz的频率f01处生成。

修改频率包括：时钟信号clk的频率f01的减小的系列sr1的连续分频1至6。

在系列sr1的每个分频1至6时，在中间频率f1至f6处的相应的中间信号clkint由将频率f01分频相应的分频比率产生。

系列sr1被称为随着中间频率f1至f6减小(而连续的分频比率增大)而减小。

系列sr1的第一分频1被设置为n＝1和d＝8(用于分频比率1/8)，并且以中间频率f1＝f01*7/8＝149mhz形成第一中间信号。从f01到f1的频率差df具有170-149＝21mhz的值。

系列sr1的第二分频2被设置为n＝1和d＝6(用于分频比率1/6)，并且以中间频率f2＝f01*5/6＝140mhz形成第二中间信号。从f1到f2的频率差df具有149-140＝9mhz的值。

系列sr1的第三分频3被设置为n＝1和d＝4(用于分频比率1/4)，并且以中间频率f3＝f01*3/4＝127mhz形成第三中间信号。从f2到f3的频率差df具有140-127＝13mhz的值。

系列sr1的第四分频4被设置为n＝1和d＝2(用于分频比率1/2)，并且以中间频率f4＝f01*1/2＝85mhz形成第四中间信号。从f3到f4的频率差df具有127-85＝42mhz的值。

系列sr1的第五分频5被设置为n＝2和d＝3(用于分频比率2/3)，并且以中间频率f5＝f01*1/3＝57mhz形成第五中间信号。从f4到f5的频率差df具有85-57＝28mhz的值。

系列sr1的第六分频6被设置为n＝3和d＝4(用于分频比率3/4)，并且以中间频率f6＝f01*1/4＝42.5mhz形成第六中间信号。从f5到f6的频率差df具有57-42.5＝14.5mhz的值。

然后在频率差f6-fs＝26.5mhz处执行到替换时钟信号clksub的16mhz的低频率fs的过渡。

该示例对应于系列sr1的每个分频的分频比率n/d的配置，使得能够创建在系列的两个连续频率fi、fi+1之间的、大于限制(例如45mhz的限制)的频率差df。

此处描述的方法使得能够以与集成电路的电压控制器ldo的电容相匹配的方式选择限制值，并且因此在电压控制器ldo最初不是针对该类型的频率进行设计的情况下，能够与用于高频率的任何类型的电压控制器ldo兼容(例如100mhz到200mhz的量级)。

总体而言，将限制严格地定位于时钟信号的频率的一半以下是有利的。

此外，在对时钟信号f01的频率进行减小的系列sr1的分频之后，当替换时钟信号被提供给集成电路ci时，时钟信号生成器pll能够重新开始rbt，以便以经修改的频率f02生成新的时钟信号clk。例如，经修改的频率f02被命令在140mhz。

在所述重新开始rbt之后，在相反的方向上执行与系列sr1类似的时钟信号clk的经修改的频率f02的增大的系列sr2的分频，亦即以高分频比率(例如3/4)开始经修改的频率的分频，并且减小比率，直到在增大的系列sr2的最后一个中间信号和经修改的时钟信号之间达到小于所述极限的频率差为止。

所描述的是通过具有可变分频比率的一个系列的频率分频来标准化在时钟信号的频率中的变化来控制电源电压的示例性实现方式和实施例。

系列的分频比率被配置为使得时钟信号的频率的修改呈现出统一的整体变化，亦即例如，在两个连续中间信号之间的每个频率差总是小于限制值。

将在时钟信号的频率中的变化标准化，从而使得能够使频率修改的执行适配于控制器的响应时间，并且不导致电源电压过冲和下冲，对于任何类型的控制器的情况都是如此。

此外，本实用新型不限于这些实施例，而是包含了其所有变型；例如，系列中的分频的数目(如分频比率的值)当然使得能够使该方法适配各种情况，尤其是，取决于所涉及的频率和控制器的电容，或者分频器器件的结构已经通过示例来展现，并且可以考虑任何功能性地类似的结构。