时钟校准电路及其方法与流程

1.本发明属于集成电路技术领域，特别是涉及一种时钟校准电路及其方法。


背景技术：

2.现在很多内部振荡器是rc振荡器，可以通过改变电阻值与电容值改变振荡频率，这种调整振荡器频率的方法称为时钟校准。在soc系统尤其是mcu系统中内部振荡器的全温振荡达到一定精度后，在大部分应用中可以省掉外部的晶体，降低系统与bom成本，提高产品的竞争力与稳定性。
3.芯片在生产制程过程中电阻电容会有一定偏差，在测试过程中需要对频率进行校准，一般通过调整已设置好的电阻值与电容值调整频率。这种方法调整精度有限，一般到0.5％左右，进一步提高精度会产生频率与调整值的非单调性，对后期校准调整造成一定困难。
4.校准精度不够高最终会影响产品的时钟精度，相同的规格要求对模拟设计的挑战更大。如果规格要求全温振荡允许偏差1.5％，由于校准误差有0.5％，最终rc振荡设计要达到1％的允许偏差。如果将校准精度提高到0.05％，相应的rc振荡设计只需要到1.45％的误差就可以满足产品规格要求。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时钟校准电路及其方法，用于解决现有时钟校准电路校准精度低的问题。
6.为实现上述目的及其他相关目的，本发明提供一种时钟校准电路，所述时钟校准电路包括：
7.主校准模块，用于根据参考时钟对待校准时钟进行校准操作，产生整数校准值和小数校准值；
8.辅助校准模块，连接所述主校准模块的输出端，用于在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值。
9.可选地，所述时钟校准电路还包括：rc振荡器，连接所述辅助校准模块的输出端，用于根据所述输出校准值调整其时钟频率并输出。
10.可选地，所述辅助校准模块包括：小数位加法器及整数位加法器，所述小数位加法器的一输入端连接所述小数校准值，所述小数位加法器的另一输入端连接其输出端，所述小数位加法器的输出端连接所述整数位加法器的一输入端，所述整数位加法器的另一输入端连接所述整数校准值，所述整数位加法器的输出端作为所述辅助校准模块的输出端。
11.可选地，所述小数位加法器的时钟端及所述整数位加法器的时钟端均连接所述rc振荡器的输出。
12.可选地，所述小数位加法器的时钟端及所述整数位加法器的时钟端连接同一外部
时钟，且所述外部时钟的频率不小于所述rc振荡器的时钟频率。
13.可选地，所述小数位加法器为(n+1)位加法器，所述整数位加法器为m位加法器；其中，n为所述小数校准值的位宽，m为所述整数校准值的位宽，且n、m均为大于等于1的正整数。
14.可选地，所述主校准模块包括：
15.校准单元，用于根据参考时钟对待校准时钟进行校准操作，产生整数校准值和小数校准值；
16.多路选择单元，连接所述校准单元的输出端，用于选择输出初始校准值或整数校准值。
17.可选地，所述时钟校准电路还包括：存储模块，用于存储所述初始校准值。
18.可选地，所述存储模块还用于存储rc振荡器的最终校准值。
19.本发明还提供了一种时钟校准方法，所述时钟校准方法包括：
20.根据参考时钟对待校准时钟进行校准操作，产生整数校准值和小数校准值；
21.在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值。
22.可选地，所述时钟校准方法还包括：根据所述输出校准值调整rc振荡器时钟频率的步骤。
23.如上所述，本发明的一种时钟校准电路及其方法，在整数校准的基础上，增加了小数校准，通过在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值，以此提高校准精度，减少模拟部分的设计难度。
附图说明
24.图1显示为本发明所述时钟校准电路的电路示意图。
25.图2显示为本发明所述时钟校准方法的流程图。
26.图3显示为采用本发明所述校准方法校准后rc振荡器的输出时钟波形图。
27.图4显示为采用本发明所述校准方法校准后rc振荡器的实际仿真波形图。
28.元件标号说明
29.100
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主校准模块
30.101
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校准单元
31.102
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多路选择单元
32.200
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辅助校准模块
33.201
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小数位加法器
34.202
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整数位加法器
35.300
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rc振荡器
36.400
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存储模块
具体实施方式
37.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书
所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
38.请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
39.如图1所示，本实施例提供一种时钟校准电路，所述时钟校准电路包括：主校准模块100及辅助校准模块200，所述辅助校准模块200连接所述主校准模块100的输出端；其中，所述主校准模块100用于根据参考时钟对待校准时钟进行校准操作，产生整数校准值和小数校准值；所述辅助校准模块200用于在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值。需要注意的是，所述预设周期数(即设定的周期个数)可根据实际需求来设定，但由于预设周期数与校准精度和耗时时长都正相关，故在具体应用中，应综合考虑校准精度和耗时时长来设定预设周期数。
40.如图1所示，所述时钟校准电路还包括：rc振荡器300，连接所述辅助校准模块200的输出端，用于根据所述输出校准值调整其时钟频率并输出。此时，所述rc振荡器300的输出端还连接所述主校准模块100的待校准时钟输入端，用于为所述主校准模块100提供所述待校准时钟。
41.具体的，如图1所示，所述主校准模块100包括：校准单元101及多路选择单元102，所述多路选择单元102连接所述校准单元101的输出端；其中，所述校准单元101用于根据所述参考时钟对所述待校准时钟进行校准操作，产生整数校准值和小数校准值；所述多路选择单元102用于选择输出初始校准值或整数校准值。
42.更具体的，对于第一个周期，所述多路选择单元102选择输出初始校准值，用以根据所述初始校准值对所述rc振荡器300的时钟频率进行校准，得到第一个周期的待校准时钟；对于后续的多个周期，所述多路选择单元102选择输出所述主校准模块100传输的整数校准值，用以通过所述辅助校准模块200得到输出校准值对所述rc振荡器300的时钟频率进行校准。需要注意的是，所述校准单元101为现有任一种可实现“根据所述参考时钟对所述待校准时钟进行校准操作以产生整数校准值和小数校准值”功能的电路，本示例对其具体电路构成不做限定。
43.具体的，如图1所示，所述辅助校准模块200包括：小数位加法器201及整数位加法器202，所述小数位加法器201的一输入端连接所述小数校准值，所述小数位加法器201的另一输入端连接其输出端，所述小数位加法器201的输出端连接所述整数位加法器202的一输入端，所述整数位加法器202的另一输入端连接所述整数校准值，所述整数位加法器202的输出端作为所述辅助校准模块200的输出端。
44.一示例中，所述小数位加法器201的时钟端及所述整数位加法器202的时钟端均连接所述rc振荡器300的输出，此时，所述rc振荡器300的时钟作为所述小数位加法器201及所述整数位加法器202的工作时钟。另一示例中，所述小数位加法器201的时钟端及所述整数位加法器202的时钟端连接同一外部时钟，且所述外部时钟的频率不小于所述rc振荡器300
的时钟频率，此时，采用外部时钟作为所述小数位加法器201及所述整数位加法器202的工作时钟；优选地，所述外部时钟的频率大于所述rc振荡器300的时钟频率，以在rc振荡的一个周期内进行多次时钟频率调整，进一步提高校准精度，使rc振荡器输出的时钟频率更加稳定，不会出现相邻周期的频率变化。
45.更具体的，所述小数位加法器为(n+1)位加法器，所述整数位加法器为m位加法器；其中，n为所述小数校准值的位宽，m为所述整数校准值的位宽，且n、m均为大于等于1的正整数。
46.具体的，如图1所示，所述时钟校准电路还包括：存储模块400，用于存储所述初始校准值。更具体的，所述存储模块400还用于存储所述rc振荡器的最终校准值(包括整数部分及小数部分)，以在后续应用中，可通过直接读取存储模块400中存储的最终校准值来直接对rc振荡器300的时钟频率做校准，而无需再通过本示例所述时钟校准电路来获取校准值。
47.相应地，如图2所示，本实施例还提供一种时钟校准方法，所述时钟校准方法包括：
48.1)根据参考时钟对待校准时钟进行校准操作，产生整数校准值和小数校准值；
49.2)在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值。
50.如图2所示，所述时钟校准方法还包括：3)根据所述输出校准值调整rc振荡器时钟频率的步骤。
51.对于1)，得到所述待校准时钟的具体方法包括：对于第一个周期，根据初始校准值来调整rc振荡器的时钟频率，从而得到待校准时钟；对于后续的周期，根据前一周期的输出校准值来调整rc振荡器的时钟频率，从而得到待校准时钟。具体应用中，可通过现有任一种校准方法得到整数校准值和小数校准值(如采用二分法对待校准时钟进行校准)，这对本示例没有影响。
52.对于2)，对所述小数校准值进行累加操作的具体过程是：在第一个周期，将所述小数校准值与0相加，得到第一输出值；在第二个周期，将所述小数校准值与第一输出值相加，得到第二输出值；在第三个周期，将所述小数校准值与第二输出值相加，得到第三输出值，若此次相加发生了高位溢出，那第三输出值则为剔除溢出位后所对应的值；之后继续执行累加操作，直至完成所有周期。对每个周期的累加操作，若此次累加操作未发生高位溢出，则不对所述整数校准值进行加1操作，此时输出校准值为整数校准值；若此次累加操作发生高位溢出，则对所述整数校准值进行加1操作，此时输出校准值为(整数校准值+1)。
53.假设小数校准值fract的位宽为3位，整数校准值trimo的位宽为9位，小数位加法器为4位加法器，该加法器的最高位初始为0，低三位为小数部分的输入与输出，整数位加法器为9位加法器。若小数校准值fract为0x3，整数校准值trimo为0x120；则加法器的中间过程输出如下表，最终送到rc振荡器的输出校准值在8个周期中有3个周期的值为0x121，5个周期的值为0x120。
54.[0055][0056]
下面请结合图1，参阅图3-图4，对本实施例所述时钟校准电路的性能进行说明。
[0057]
以预设周期数为8(即以相邻8个周期调整校准值，将校准精度提高8倍)，rc振荡器的可调步进为0.5％为例，若整数校准值为n时rc振荡器的频率为freq(n)，整数校准值为(n+1)时rc振荡器的频率为freq(n+1)＝freq(n)*(1+0.5％)；那么
[0058]
1)整数校准值为n、小数校准值为0/8时，在8个周期中，0个周期频率为freq(n+1)，8个周期频率为freq(n)，平均频率为freq(n)*1；
[0059]
2)整数校准值为n、小数校准值为1/8时，在8个周期中，1个周期频率为freq(n+1)，7个周期频率为freq(n)，平均频率为freq(n)*(1+0.0625％)；
[0060]
3)整数校准值为n、小数校准值为2/8时，在8个周期中，2个周期频率为freq(n+1)，6个周期频率为freq(n)，平均频率为freq(n)*(1+0.125％)；
[0061]
4)整数校准值为n时、小数校准值为3/8时，在8个周期中，3个周期频率为freq(n+1)，5个周期频率为freq(n)，平均频率为freq(n)*(1+0.1875％)；
[0062]
5)整数校准值为n时、小数校准值为4/8时，在8个周期中，4个周期频率为freq(n+1)，4个周期频率为freq(n)，平均频率为freq(n)*(1+0.25％)；
[0063]
6)整数校准值为n、小数校准值为5/8时，在8个周期中，5个周期频率为freq(n+1)，3个周期频率为freq(n)，平均频率为freq(n)*(1+0.3125％)；
[0064]
7)整数校准值为n、小数校准值为6/8时，在8个周期中，6个周期频率为freq(n+1)，2个周期频率为freq(n)，平均频率为freq(n)*(1+0.375％)；
[0065]
8)整数校准值为n时，小数校准值为7/8时，在8个周期中，7个周期频率为freq(n+1)，1个周期频率为freq(n)，平均频率为freq(n)*(1+0.4375％)；
[0066]
9)整数校准值为(n+1)、小数校准值为0/8时，在8个周期中，8个周期频率为freq(n+1)，0个周期频率为freq(n)，平均频率为freq(n+1)*1＝freq(n)*(1+0.5％)；
[0067]
1)和9)为小数部分为0的时钟频率，2)-8)为小数部分非0值的时钟频率；采用现有方法对1)所示时钟频率校准，校准后的波形如图3中的freq(n+1)所示，校准步进为0.5％；而采用本实施例所述方法对1)所示时钟频率校准，校准后的波形如图3中的freq(n+7/8)、freq(n+6/8)、freq(n+5/8)、freq(n+4/8)所示，校准步进由原来的0.5％变为0.0625％，大大提高了校准精度；图3中校准后的波形为了示意明显，画的比例失调，实际波形无明显差
别，从图4可以看出。
[0068]
综上所述，本发明的一种时钟校准电路及其方法，在整数校准的基础上，增加了小数校准，通过在预设周期数内，对所述小数校准值进行累加操作，并在其发生高位溢出时，对所述整数校准值进行加1操作，从而产生每个周期对应的输出校准值，以此提高校准精度，减少模拟部分的设计难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0069]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。