一种射频开关电路的制作方法

1.本发明涉及集成电路领域，具体涉及一种射频开关电路。


背景技术：

2.随着无线移动通信技术的不断发展，射频开关也应用也越来越多，射频开关的性能也直接会影响到器件的性能。射频开关是一种通讯领域信号的开关，其具有信号输入端口和信号输出端口，作用是将信号输入端口和信号输出端口导通或断开，从而切换信号通路。隔离度、插入损耗、开关时间、功率处理能力和谐波性能等都是射频开关比较重要的性能指标，可以通过这些指标来评价一个射频开关的好坏。
3.不妨以谐波性能为例：
4.射频开关通常由多个晶体管级作为开关器件联而成，在射频开关的信号输入端口和信号输出端口之间会有射频信号，由于晶体管、无源器件和衬底材料等带来的非线性影响，使得射频信号会在信号输入端口和信号输出端口这些射频端口之间产生谐波信号，而在系统应用中，这些谐波信号可能会干扰信号本身的接收或影响其他频段的通信，因此谐波性能是评价射频开关的一个重要性能指标，精良的射频开关要求谐波信号足够小。


技术实现要素：

5.为了提升射频开关的谐波性能，本技术提出一种射频开关电路，下面具体说明。
6.根据第一方面，一种实施例提供一种射频开关电路，包括射频输入端口、射频输出端口、级联于所述射频输入端口和所述射频输出端口之间的n级晶体管、栅极偏置电路、体极偏置电路、源漏极偏置电路、阻抗增加电路组和控制端组；
7.所述射频输入端口用于输入射频信号；
8.所述射频输出端口用于输出射频信号；
9.所述晶体管包括栅极、体极、第一极和第二极，若第一极为源极时，则第二极为漏极，若第一极为漏极时，则第二极为源极；所述晶体管通过其第一极或第二极与其相邻的晶体管进行级联；n为大于或等于3的整数；
10.所述栅极偏置电路用于对各晶体管的栅极提供偏置电压；所述栅极偏置电路包括：n个栅极节点和n-1个栅极偏置电阻，每个栅极节点对应一个晶体管；所述晶体管的栅极与该晶体管对应的栅极节点直接连接，或者，所述晶体管的栅极通过一配置电阻与该晶体管对应的栅极节点连接；各相邻晶体管对应的栅极节点之间连接有所述栅极偏置电阻；
11.所述体极偏置电路用于对各晶体管的体极提供偏置电压；所述体极偏置电路包括：n个体极节点和n-1个体极偏置电阻，每个体极节点对应一个晶体管，各相邻晶体管对应的体极节点之间连接有所述体极偏置电阻，且各晶体管的体极与该晶体管对应的体极节点直接连接；或者，所述体极偏置电路包括：n个偏置晶体管，每个晶体管对应有一个所述偏置晶体管；所述偏置晶体管的栅极、体极和第一极都连接于对应级的晶体管的栅极节点，所述偏置晶体管的第二极连接于对应级的晶体管的体极；或者，所述偏置晶体管的栅极、体极和
第一极都连接于对应级的晶体管的体极，所述偏置晶体管的第二极连接于对应级的晶体管的栅极节点；
12.所述源漏极偏置电路用于对各晶体管的源极和漏极提供偏置电压；所述源漏极偏置电路包括：n个源漏极偏置电阻，各晶体管的第一极和第二极之间都连接有所述源漏极偏置电阻；
13.所述阻抗增加电路组用于增加第一级的晶体管和/或第n级的晶体管的栅极和/或体极向外阻抗；所述第一级的晶体管为靠近所述射频输入端口的晶体管，且其输入极与所述射频输入端口连接，所述输入极为所述第一极或第二极；第n级的晶体管为靠近所述射频输出端口的晶体管，且其输出极与所述射频输出端口连接，所述输出极为所述第一极或第二极；所述阻抗增加电路组包括以下至少一者：连接于所述第一级晶体管的输入极和对应的栅极节点之间的电阻电容串联电路；连接于所述第一级晶体管的输入极和对应的体极节点之间的电阻电容串联电路；连接于所述第n级晶体管的输出极和对应的栅极节点之间的电阻电容串联电路；连接于所述第n级晶体管的输出极和对应的体极节点之间的电阻电容串联电路；
14.所述控制端组用于接收控制信号；所述控制信号用于控制所述体极偏置电路、栅极偏置电路和源漏极偏置电路向各晶体管的体极、栅极、源极和漏极所提供的偏置电压，以控制所述晶体管的导通和断开；
15.所述控制端组包括一个控制端，所述栅极偏置电路还包括栅极公共电阻，所述第n级晶体管对应的栅极节点通过所述栅极公共电阻连接到所述控制端，或者，连接于所述第n级晶体管的输出极和对应的栅极节点之间的电阻电容串联电路中电阻的一端与所述第n级晶体管对应的栅极节点连接，另一端通过所述栅极公共电阻连接到所述控制端；或者，
16.所述控制端组包括两个控制端，所述栅极偏置电路还包括栅极公共电阻，所述第n级晶体管对应的栅极节点通过所述栅极公共电阻连接到其中一个控制端，或者，连接于所述第n级晶体管的输出极和对应的栅极节点之间的电阻电容串联电路中电阻的一端与所述第n级晶体管对应的栅极节点连接，另一端通过所述栅极公共电阻连接到所述其中一个控制端；所述体极偏置电路还包括体极公共电阻，所述第n级晶体管对应的体极节点通过所述体极公共电阻连接到另一个控制端，或者，连接于所述第n级晶体管的输出极和对应的体极节点之间的电阻电容串联电路中电阻的一端与所述第n级晶体管对应的体极节点连接，另一端通过所述体极公共电阻连接到所述另一个控制端。
17.根据第二方面，一种实施例提供一种射频开关电路，包括射频输入端口、射频输出端口、级联于所述射频输入端口和所述射频输出端口之间的n级晶体管、栅极偏置电路、体极偏置电路、源漏极偏置电路、阻抗增加电路组和控制端组；
18.所述射频输入端口用于输入射频信号；
19.所述射频输出端口用于输出射频信号；
20.所述晶体管包括栅极、体极、第一极和第二极，若第一极为源极时，则第二极为漏极，若第一极为漏极时，则第二极为源极；所述晶体管通过其第一极或第二极与其相邻的晶体管进行级联；n为大于或等于3的整数，或者，n为大于或等于4的整数；所述n级晶体管包括两组晶体管，一组为奇数组晶体管，一组为偶数组晶体管，所述奇数组晶体管由序号为奇数的晶体管构成，所述偶数组晶体管由序号为偶数的晶体管构成，其中所述第一级的晶体管
为靠近所述射频输入端口的晶体管，且其输入极与所述射频输入端口连接，所述输入极为所述第一极或第二极；第n级的晶体管为靠近所述射频输出端口的晶体管，且其输出极与所述射频输出端口连接，所述输出极为所述第一极或第二极；
21.所述栅极偏置电路用于对各晶体管的栅极提供偏置电压；所述栅极偏置电路包括：n个栅极节点和n-2个栅极偏置电阻，每个栅极节点对应一个晶体管；各晶体管的栅极与该晶体管对应的栅极节点直接连接，或者，各晶体管的栅极通过一配置电阻与该晶体管对应的栅极节点连接；每组晶体管中各相邻的晶体管对应的栅极节点之间连接有所述栅极偏置电阻；
22.所述体极偏置电路用于对各晶体管的体极提供偏置电压；所述体极偏置电路包括：n个体极节点和n-2个体极偏置电阻，每个体极节点对应一个晶体管，每组晶体管中各相邻晶体管对应的体极节点之间连接有所述体极偏置电阻，且各晶体管的体极与该晶体管对应的体极节点直接连接；或者，所述体极偏置电路包括：n个偏置晶体管，每个晶体管对应有一个所述偏置晶体管；所述偏置晶体管的栅极、体极和第一极都连接于对应的晶体管的栅极节点，所述偏置晶体管的第二极连接于对应级的晶体管的体极；或者，所述偏置晶体管的栅极、体极和第一极都连接于对应晶体管的体极，所述偏置晶体管的第二极连接于对应晶体管的栅极节点；
23.所述源漏极偏置电路用于对各晶体管的源极和漏极提供偏置电压；所述源漏极偏置电路包括：n个源漏极偏置电阻，各晶体管的第一极和第二极之间都连接有所述源漏极偏置电阻；
24.所述阻抗增加电路组用于增加第一级的晶体管、第二级的晶体管、第n-1级的晶体管和/或第n级的晶体管的栅极和/或体极向外阻抗；所述第一级的晶体管为靠近所述射频输入端口的晶体管，且其输入极与所述射频输入端口连接，所述输入极为所述第一极或第二极；第n级的晶体管为靠近所述射频输出端口的晶体管，且其输出极与所述射频输出端口连接，所述输出极为所述第一极或第二极；所述阻抗增加电路组包括以下至少一者：
25.第一电容、第一电阻和第二电阻；
26.第二电容、第三电阻和第四电阻；
27.第三电容、第五电阻和第六电阻；
28.第四电容、第七电阻和第八电阻；
29.所述第一电阻的一端与第一级晶体管对应的栅极节点连接，第二电阻的一端与第二级晶体管对应的栅极节点连接，第一电阻和第二电阻的另一端都与第一电容的一端连接，第一电容的另一端与第一级晶体管的输入极连接；第三电阻的一端与第n-1级晶体管对应的栅极节点连接，第四电阻的一端与第n级晶体管对应的栅极节点连接，第三电阻和第四电阻的另一端都与第二电容的一端连接，第二电容的另一端与第n级晶体管的输出极连接；所述第五电阻的一端与第一级晶体管对应的体极节点连接，第六电阻的一端与第二级晶体管对应的体极节点连接，第五电阻和第六电阻的另一端都与第三电容的一端连接，第三电容的另一端与第一级晶体管的输入极连接；所述第七电阻的一端与第n-1级晶体管对应的体极节点连接，第八电阻的一端与第n级晶体管对应的体极节点连接，第七电阻和第八电阻的另一端都与第四电容的一端连接，第四电容的另一端与第n级晶体管的输出极连接；
30.所述控制端组用于接收控制信号；所述控制信号用于控制所述体极偏置电路、栅
极偏置电路和源漏极偏置电路向各晶体管的体极、栅极、源极和漏极所提供的偏置电压，以控制所述晶体管的导通和断开；
31.所述控制端组包括一个控制端，所述栅极偏置电路还包括栅极公共电阻，所述栅极公共电阻的一端与所述第二电容未与所述输出极连接的一端连接，所述栅极公共电阻的另一端与所述控制端连接；或者，
32.所述控制端组包括两个控制端，所述栅极偏置电路还包括栅极公共电阻，所述体极偏置电路还包括体极公共电阻，所述栅极公共电阻的一端与所述第二电容未与所述输出极连接的一端连接，所述栅极公共电阻的另一端与其中一个控制端连接，所述体极公共电阻的一端与所述第四电容未与所述输出极连接的一端连接，所述体极公共电阻的另一端与其中另一个控制端连接。
33.根据第三方面，一种实施例提供一种射频开关电路，包括：
34.射频输入端口，用于输入射频信号；
35.射频输出端口，用于输出射频信号；
36.级联于所述射频输入端口和所述射频输出端口之间的多级晶体管，所述晶体管至少包括第一控制极、第一极和第二极；
37.用于第一控制极的偏置电路，用于对各晶体管的第一控制极提供偏置电压；
38.用于第一极和第二极的偏置电路，用于对各晶体管的第一极和第二极提供偏置电压；
39.控制端组，用于接收控制信号；所述控制信号用于控制各偏置电路向各晶体管的所提供的偏置电压，以控制所述晶体管的导通和断开；
40.阻抗增加电路组，用于增加至少一级的晶体管的第一控制极向外阻抗。
41.一实施例中，所述晶体管还包括第二控制极；所述射频开关电路还包括用于第二控制极的偏置电路，用于对各晶体管的第二控制极提供偏置电压；所述阻抗增加电路组还用于增加至少一级晶体管的第二控制极向外阻抗。
42.一实施例中，所述阻抗增加电路组包括以下至少一者：
43.连接于第一级的晶体管的输入极和第一控制极节点之间的阻抗增加电路，用于增加所述第一级的晶体管的第一控制极向外阻抗；所述第一级的晶体管为靠近所述射频输入端口的晶体管，且其输入极与所述射频输入端口连接，所述输入极为所述第一极或第二极；每个晶体管对应有一个第一控制极节点；
44.连接于所述第一级的晶体管的输入极和第二控制极节点之间的阻抗增加电路，用于增加所述第一级的晶体管的第二控制极向外阻抗；每个晶体管对应有一个第二控制极节点；
45.连接于最后一级的晶体管的输出极和第一控制极节点之间的阻抗增加电路，用于增加所述最后一级的晶体管的第一控制极向外阻抗；所述最后一级的晶体管为靠近所述射频输出端口的晶体管，且其输出极与所述射频输出端口连接，所述输出极为所述第一极或第二极；
46.连接于所述最后一级的晶体管的输出极和第二控制极节点之间的阻抗增加电路，用于增加所述最后一级的晶体管的第二控制极向外阻抗。
47.一实施例中，所述多级晶体管被划分为m组；m为大于或等于1的整数，或者，m为大
于或等于2的整数，或者，m为大于或等于3的整数；
48.所述用于第一控制极的偏置电路包括：连接在每组晶体管中各相邻的晶体管的第一控制极节点之间的第一控制极偏置电阻；其中每个晶体管对应有一个第一控制极节点。
49.一实施例中：所述晶体管的第一控制极与该晶体管对应的第一控制极节点直接连接，或者，所述晶体管的第一控制极通过一配置电阻与该晶体管对应的第一控制极节点连接。
50.一实施例中，所述用于第二控制极的偏置电路包括：为每个晶体管都分别配置的一个偏置晶体管；其中每一级的晶体管对应一个偏置晶体管；
51.所述偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第一控制极节点，所述偏置晶体管的第二极连接于对应级的晶体管的第二控制极；或者，所述偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第二控制极，所述偏置晶体管的第二极连接于对应级的晶体管的第一控制极节点。
52.一实施例中，所述阻抗增加电路组包括：
53.为每组晶体管中的第一个晶体管都分别配置的一个阻抗增加电路，用于增加对应晶体管的第一控制极向外阻抗；和/或，
54.为每组晶体管中的最后一个晶体管都分别配置的一个阻抗增加电路，用于增加对应晶体管的第一控制极向外阻抗。
55.一实施例中，所述多级晶体管被划分为m组；m为大于或等于1的整数，或者，m为大于或等于2的整数，或者，m为大于或等于3的整数；
56.所述用于第二控制极的偏置电路包括：连接在每组晶体管中各相邻的晶体管的第二控制极之间的第二控制极偏置电阻。
57.一实施例中，所述阻抗增加电路组包括：
58.为每组晶体管中的第一个晶体管都分别配置的一个阻抗增加电路，用于增加对应晶体管的第二控制极向外阻抗；和/或，
59.为每组晶体管中的最后一个晶体管都分别配置的一个阻抗增加电路，用于增加对应晶体管的第二控制极向外阻抗。
60.一实施例中，所述用于第二控制极的偏置电路包括：为每个晶体管都分别配置的一个偏置晶体管；其中每一级的晶体管对应一个偏置晶体管；
61.所述偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第一控制极节点，所述偏置晶体管的第二极连接于对应级的晶体管的第二控制极节点；或者，所述偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第二控制极节点，所述偏置晶体管的第二极连接于对应级的晶体管的第一控制极节点；
62.每个晶体管对应有一个第一控制极节点；所述晶体管的第一控制极与该晶体管对应的第一控制极节点直接连接，或者，所述晶体管的第一控制极通过一配置电阻与该晶体管对应的第一控制极节点连接。
63.一实施例中，所述用于第一极和第二极的偏置电路包括：连接在各晶体管的第一极和第二极之间的第一二极偏置电阻。
64.一实施例中，所述阻抗增加电路包括阻抗增加主电路和阻抗增加辅助电路，所述阻抗增加辅助电路用于通直流隔交流，所述阻抗增加主电路用于增加阻抗。
65.一实施例中，所述阻抗增加主电路为电阻，和/或，所述阻抗增加辅助电路为电容。
66.一实施例中，所述控制端组包括两个控制端；所述用于第一控制极的偏置电路还包括第一控制极公共电阻，所述用于第二控制极的偏置电路还包括第二控制极公共电阻；其中每组晶体管的最后一个的晶体管对应的第一控制极节点都与所述第一控制极公共电阻一端连接，所述第一控制极公共电阻另一端连接到其中一个控制端，每组晶体管的最后一个的晶体管对应的第二控制极节点都与所述第二控制极公共电阻一端连接，所述第二控制极公共电阻另一端连接到其中另一个控制端。
67.一实施例中，所述控制端组包括一个控制端；所述用于第一控制极的偏置电路还包括第一控制极公共电阻；每组晶体管的最后一个晶体管对应的第一控制极节点都与所述第一控制极公共电阻一端连接，所述第一控制极公共电阻另一端连接到所述控制端。
68.一实施例中，每组晶体管中相邻的两个晶体管之间间隔有m-1个晶体管。
69.一实施例中，所述多级晶体管为至少三级晶体管、至少四级晶体管或至少五级晶体管。
70.据上述实施例的射频开关电路，通过引入阻抗增加电路组，能够有效提升射频开关电路的谐波性能。
附图说明
71.图1为一种实施例的射频开关电路的结构示意图；
72.图2为一种实施例的射频开关电路的结构示意图；
73.图3为一种实施例的射频开关电路的结构示意图；
74.图4为一种实施例的射频开关电路的结构示意图；
75.图5为一种实施例的射频开关电路的结构示意图；
76.图6为一种实施例的阻抗增加电路的结构示意图；
77.图7为一种实施例的射频开关电路的结构示意图；
78.图8为一种实施例的射频开关电路的电路原理分析图；
79.图9为一种实施例的两种射频开关电路的谐波性能对比曲线图；
80.图10为一种实施例的射频开关电路的结构示意图；
81.图11为一种实施例的射频开关电路的结构示意图；
82.图12为一种实施例的射频开关电路的结构示意图；
83.图13为一种实施例的射频开关电路的结构示意图；
84.图14为一种实施例的射频开关电路的结构示意图；
85.图15为一种实施例的射频开关电路的结构示意图；
86.图16为一种实施例的射频开关电路的结构示意图；
87.图17为一种实施例的射频开关电路的结构示意图；
88.图18为一种实施例的射频开关电路的结构示意图；
89.图19为一种实施例的射频开关电路的结构示意图。
具体实施方式
90.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式
中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
91.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
92.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
93.如图1和如图2所示，为射频开关的两种实现结构，主体结构由图中晶体管m1至晶体管mn这n个晶体管级联而成，再在直流偏置电压1和直流偏置电压2的控制下，通过相关的栅极、体极和源漏极偏置电路，将上述n个晶体管偏置为导通或断开的状态，从而实现射频端口1和射频端口2之间的导通或断开。为了使得图1所示的射频开关能够正确工作，其用于偏置的电阻rg和电阻rb的阻值非常大，通常在10kω至100kω的数量级，这使得其占用芯片面积比较大，图1所示的射频开关，谐波性能也较差；图2中用于偏置的电阻rg和电阻rb的阻值则相对较小，通常在1kω至10kω的数量级，但其谐波性能还是较差。
94.射频开关的开关时间或者说切换时间也是一个重要性能指标；例如在时分双工(tdd)通信模式下，切换时间过慢直接影响通信质量和用户体验。不妨仍以图2所示的结构为例，通过改变图2中直流偏置电压1和直流偏置电压2的电压值，进而可以改变每个晶体管的栅极和体极的电压，从而实现射频开关由关断到开启的导通状态，以及由导通到关断的状态。射频开关设计中为了减少插入损耗，晶体管m1到晶体管mn的尺寸很大，因此栅极寄生电容也很大，再加上栅极偏置电阻rg的作用，使得晶体管的栅极充电放电时间都比较长，而晶体管的栅极充电放电时间决定射频开关的切换时间；相比栅极，晶体管的体极寄生电容很小，体极的切换比栅极更快，因此体极切换通常不影响总的切换时间。提高射频开关的切换时间的方法可以是：(1)减小图2中晶体管m1到晶体管mn的尺寸，从而减小栅极寄生电容，但是晶体管的尺寸减少会影响射频开关的插入损耗；(2)减小栅极偏置电阻rg的值，但是这会对射频开关的谐波性能造成影响。
95.申请人研究发现，射频开关的谐波性能和晶体管栅极向外看阻抗、体极向外看阻抗有关，提高射频开关中晶体管的栅极向外看阻抗和体极向外看阻抗可以提高谐波性能。不妨以图2所示的结构为例，申请人经过分析和演算发现，制约图2的射频开关谐波性能的一个重要原因在于其第一级晶体管m1和最后一级晶体管即第n级晶体管mn的栅极向外看阻抗和体极向外看阻抗较小，当通过引入新的结构来提高图2的射频开关谐波性能第一级晶体管m1和第n级晶体管mn的栅极向外看阻抗和体极向外看阻抗后，图2所示的射频开关的谐波性能就能够得到非常好的提升。
96.对于如何缩短射频开关的切换时间，在下文中的一些实施例中也给出了解决方
案，具体方案在下文也有详细论述，在此先按下不表。
97.基于上述研究和发明，申请人提出一种射频开关电路，下面具体说明。
98.请参照图3和图4，一些实施例的射频开关电路包括射频输入端口1、射频输出端口2和多级晶体管m1至mn；一些实施例中，n为大于或等于1的整数；一些实施例中，n为大于或等于2的整数；一些实施例中，n为大于或等于3的整数；一些实施例中，n为大于或等于4的整数；一些实施例中，n为大于或等于5的整数；一些实施例中，n为大于或等于6的整数；n的具体数值可以根据射频开关电路在实际应用中的需求来改变和设置。
99.一些实施例中，晶体管至少包括第一极、第二极和第一控制极。需要说明的是，本技术中的晶体管可以是任何结构的晶体管，比如双极型晶体管(bjt)或者场效应晶体管(fet)。当晶体管为双极型晶体管时，其第一控制极是指双极型晶体管的栅极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其第一控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。一些实施例的射频开关电路还包括用于第一控制极的偏置电路10、用于第一极和第二极的偏置电路30、阻抗增加电路组40和控制端组50。
100.一些实施例中，晶体管包括第一极、第二极、第一控制极和第二控制极；一些实施例中，第一控制极和第二控制极可以是相对的；例如一些实施例中，当晶体管为场效应晶体管时，第一控制极可以为栅极，第二控制极则为体极；一些实施例中，当第一控制极为体极，则第二控制极为栅极。一些实施例中的射频开关电路除了包括用于第一控制极的偏置电路10、用于第一极和第二极的偏置电路30、阻抗增加电路组40和控制端组50外，还可以包括用于第二控制极的偏置电路20。
101.下面对各电路结构进行一个更详细的说明。
102.射频输入端口1用于输入射频信号，射频输出端口2用于输出射频信号；而多级晶体管m1至mn则级联于射频输入端口1和射频输出端口2之间，具体地，晶体管通过其第一极或第二极与其相邻的晶体管进行级联，可以理解地：对于任意一个晶体管，当其通过第一极与前一级晶体管第一极或第二极连接时，则该晶体管通过其第二极与后一级晶体管第一极或第二极连接；类似地，对于任意一个晶体管，当其通过第二极与前一级晶体管第一极或第二极连接时，则该晶体管通过其第一极与后一级晶体管第一极或第二极连接；当晶体管为第一级的晶体管时——第一级的晶体管为靠近射频输入端口1的晶体管，且其输入极与射频输入端口1连接，输入极为其第一极或第二极，当第一级的晶体管的第一极作为输入极与射频输入端口1连接，则其第二极与第二级的晶体管的第一极或第二极连接，当第一级的晶体管的第二极作为输入极与射频输入端口1连接，则其第一极与第二级的晶体管的第一极或第二极连接；类似地，当晶体管为最后一级的晶体管时——最后一级的晶体管为靠近射频输出端口2的晶体管，且其输出极与射频输出端口2连接，输出极为其第一极或第二极，当最后一级(例如第n级)的晶体管的第一极作为输出极与射频输出端口2连接，则其第二极与倒数第二级(例如第n-1级)的晶体管的第一极或第二极连接，当最后一级(例如第n级)的晶体管的第二极作为输出极与射频输出端口2连接，则其第一极与倒数第二级(例如第n-1级)的晶体管的第一极或第二极连接。
103.多级晶体管m1至mn从射频输入端口1到射频输出端口2结束，依次为第一级晶体管m1，第二级晶体管m2，
……
，第n-1级晶体管m
n-1
，第n级晶体管mn。这n级晶体管可以被划分为m组；一些实施例中，每组晶体管中相邻的两个晶体管之间间隔有m-1个晶体管。一些实施例中m为大于或等于1的整数；一些实施例中，m为大于或等于2的整数；一些实施例中，m为大于或等于3的整数。例如，当m为1时，说明此时只有一组晶体管，这一组晶体管为晶体管m1至mn；当m为2时，说明此时有两组晶体管，由于每组晶体管中相邻的两个晶体管之间间隔有2-1即1个晶体管，此时两组晶体管中一组为奇数组晶体管，一组为偶数组晶体管，奇数组晶体管由序号为奇数的晶体管构成，例如晶体管m1、晶体管m3、晶体管m5等等，偶数组晶体管由序号为偶数的晶体管构成例如晶体管m2、晶体管m4、晶体管m6等等；同一组中相邻的晶体管是指在这一组晶体管的相邻，例如上面两组晶体管的例子中，奇数组晶体管中晶体管m3和晶体管m5是相邻的，晶体管m3和晶体管m2，或者，晶体管m3和晶体管m4并不是同一组中相邻的晶体管，因为晶体管m3和晶体管m2不是属于或者说被划分为同一组晶体管，晶体管m3和晶体管m4也不是属于或者说被划分为同一组晶体管；类似地，同一组晶体管的第一个晶体管、第二个晶体管或最后一个晶体管等，也是指在同一组晶体管中的排序，例如对于上述奇数组晶体管中，晶体管m1为该组的第一个晶体管，而对于上述偶数组晶体管而言，晶体管m2为该组的第一个晶体管。
104.用于第一控制极的偏置电路10用于对各晶体管(指多级晶体管m1至mn)的第一控制极提供偏置电压。
105.一些实施例中，偏置电路10包括连接在每组晶体管中各相邻的晶体管的第一控制极节点之间的第一控制极偏置电阻；其中每个晶体管对应有一个第一控制极节点。相比例如图2所示的偏置结构，本技术一些实施例中通过将多级晶体管m1至mn划分为至少两组，通过在每组晶体管中各相邻的晶体管的第一控制极节点之间连接一个第一控制极偏置电阻的这样结构来实现偏置电路10，可以加快射频开关电路的开启与关断之间的切换速度，缩短了射频开关电路的开启与关断之间的切换时间。一些实施例中，所划分的组越多，所缩短的时间也就越多。
106.一些实施例中，晶体管的第一控制极与该晶体管对应的第一控制极节点直接连接。
107.一些实施例中，晶体管的第一控制极通过一配置电阻与该晶体管对应的第一控制极节点连接。通过引入配置电阻，可以调节对应晶体管的电压抬升时间，使得射频开关电路在由关断到开启(即导通)的切换过程中，使得每个晶体管的第一控制极的电压能够同时抬升，当第一控制极的电压超过相应阈值电压后，对应晶体管就会导通，从而使得射频开关电路导通，不需要像例如图2所示的射频开关电路一样等等每个晶体管依次导通；因此通过引入配置电阻，加快了射频开关电路由关断切换到开启从而导通的速度，缩短了射频开关电路由关断切换到开启从而导通的时间。
108.用于第二控制极的偏置电路20用于对各晶体管(指多级晶体管m1至mn)的第二控制极提供偏置电压。
109.一些实施例中，偏置电路20包括连接在每组晶体管中各相邻的晶体管的第二控制极节点之间的第二控制极偏置电阻；其中每个晶体管对应有一个第二控制极节点；晶体管的第二控制极与该晶体管对应的第二控制极节点直接连接，换句话说，偏置电路20包括连
接在每组晶体管中各相邻的晶体管的第二控制极之间的第二控制极偏置电阻。相比例如图2所示的偏置结构，本技术一些实施例中通过将多级晶体管m1至mn划分为至少两组，通过在每组晶体管中各相邻的晶体管的第二控制极节点之间连接一个第二控制极偏置电阻的这样结构来实现偏置电路20，可以加快射频开关电路的开启与关断之间的切换速度，缩短了射频开关电路的开启与关断之间的切换时间。一些实施例中，所划分的组越多，所缩短的时间也就越多。
110.一些实施例中，偏置电路20包括为每个晶体管都分别配置的一个偏置晶体管；其中每一级的晶体管对应一个偏置晶体管。一些实施例中，偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第一控制极节点，偏置晶体管的第二极连接于对应级的晶体管的第二控制极。一些实施例中，偏置晶体管的第一极、第一控制极和第二控制极都连接于对应级的晶体管的第二控制极，偏置晶体管的第二极连接于对应级的晶体管的第一控制极节点。
111.通过引入偏置晶体管，可以减小射频开关电路在由导通切换至关断时，各偏置晶体管对应级的晶体管(指多级晶体管m1至mn)的体极因为漏电流而导致的电压抬升的幅度。
112.用于第一极和第二极的偏置电路30用于对各晶体管(指多级晶体管m1至mn)的第一极和第二极提供偏置电压。
113.以上是各偏置电路例如偏置电路10、偏置电路20和偏置电路30的一些说明，下面对阻抗增加电路组40进行说明。
114.阻抗增加电路组40用于增加至少一级的晶体管(例如多级晶体管m1至mn中至少一级的晶体管)的第一控制极向外阻抗和/或第二控制极向外阻抗。
115.一些实施例中，请参照图5，阻抗增加电路组40包括以下至少一者：
116.连接于第一级晶体管m1的输入极和第一控制极节点之间的阻抗增加电路41，该阻抗增加电路41用于增加第一级晶体管m1的第一控制极向外阻抗；
117.连接于第一级晶体管m1的输入极和第二控制极节点之间的阻抗增加电路41，该阻抗增加电路41用于增加第一级晶体管m1的第二控制极向外阻抗；
118.连接于最后一级的晶体管即第n级晶体管mn的输出极和第一控制极节点之间的阻抗增加电路41，该阻抗增加电路41用于增加第n级晶体管mn的第一控制极向外阻抗；
119.连接于所述最后一级晶体管即第n级晶体管mn的输出极和第二控制极节点之间的阻抗增加电路41，该阻抗增加电路41用于增加第n级晶体管mn的第二控制极向外阻抗。
120.一些实施例中，阻抗增加电路组40包括以下至少一者：
121.为每组晶体管中的第一个晶体管都分别配置的一个阻抗增加电路41，以用于增加对应晶体管的第一控制极向外阻抗；
122.为每组晶体管中的最后一个晶体管都分别配置的一个阻抗增加电路41，以用于增加对应晶体管的第一控制极向外阻抗。
123.一些实施例中，阻抗增加电路组40包括以下至少一者：
124.为每组晶体管中的第一个晶体管都分别配置的一个阻抗增加电路41，以用于增加对应晶体管的第二控制极向外阻抗；
125.为每组晶体管中的最后一个晶体管都分别配置的一个阻抗增加电路41，以用于增加对应晶体管的第二控制极向外阻抗。
126.需要说明的是，图5所示的框图中，只是画出了与阻抗增加电路41相关的一些电路连接关系，并且其中节点a是指第一控制极节点，节点b是指第二控制极节点。
127.一些实施例中，请参照图6，阻抗增加电路41包括阻抗增加主电路42和阻抗增加辅助电路43，阻抗增加辅助电路43用于通直流隔交流，阻抗增加主电路41用于增加阻抗；通过阻抗增加主电路42和阻抗增加辅助电路43的配合，才能保证射频开关电路能够正常工作的情况下增加相应级晶体管的第一控制极向外阻抗和/或第二控制极向外阻抗。
128.一些实施例中，阻抗增加主电路42为电阻。
129.一些实施例中，阻抗增加辅助电路43为电容。
130.一些实施例中，阻抗增加主电路42和阻抗增加辅助电路43为串联关系。
131.以上是阻抗增加电路组40的一些说明。通过阻抗增加电路组40能够提升射频开关电路的谐波性能。
132.控制端组50用于接收控制信号，控制信号用于控制各偏置电路(例如偏置电路10、偏置电路20和偏置电路30)向各晶体管(指多级晶体管m1至mn)的所提供的偏置电压，以控制各晶体管的导通和断开。
133.一些实施例中，控制端组50包括两个控制端；例如在通过第二控制极偏置电阻来实现偏置电路20的例子中，控制端组50可以包括两个控制端。在控制端组50包括两个控制端的一些实施例中：用于第一控制极的偏置电路10还包括第一控制极公共电阻，用于第二控制极的偏置电路20还包括第二控制极公共电阻；其中每组晶体管的最后一个的晶体管对应的第一控制极节点都与第一控制极公共电阻一端连接，第一控制极公共电阻另一端连接到其中一个控制端，每组晶体管的最后一个的晶体管对应的第二控制极节点都与第二控制极公共电阻一端连接，第二控制极公共电阻另一端连接到其中另一个控制端。
134.一些实施例中，控制端组50包括一个控制端；例如在通过偏置晶体管来实现偏置电路20的例子中，控制端组50可以只包括一个控制端。在控制端组50只包括一个控制端的一些实施例中：用于第一控制极的偏置电路10还包括第一控制极公共电阻；每组晶体管的最后一个晶体管对应的第一控制极节点都与第一控制极公共电阻一端连接，第一控制极公共电阻另一端连接到控制端。
135.一些实施例中，第一级晶体管m1的第一控制极节点和输入极之间还可以连接一电容。
136.一些实施例中，第一级晶体管m1的第二控制极节点和输入极之间还可以连接一电容。
137.一些实施例中，第n级晶体管mn的第一控制极节点和输出极之间还可以连接一电容。
138.一些实施例中，第n级晶体管mn的第二控制极节点和输出极之间还可以连接一电容。
139.下面以多级晶体管m1至mn所涉及的晶体管为mos管，并且第一控制极为栅极，第二控制极为体极进行说明；在这样的实施例中，用于第一控制极的偏置电路10实质为栅极偏置电路10，栅极偏置电路10用于对各晶体管(指多级晶体管m1至mn中的晶体管)的栅极提供偏置电压；用于第二控制极的偏置电路20实质为体极偏置电路20，体极偏置电路20用于对各晶体管(指多级晶体管m1至mn中的晶体管)的体极提供偏置电压；用于第一极和第二极的
偏置电路30实质为源漏极偏置电路30，源漏极偏置电路30用于对各晶体管(指多级晶体管m1至mn中的晶体管)的源极和漏极提供偏置电压，下面对各偏置电路进行说明。
140.一些实施例中，栅极偏置电路10包括：n个栅极节点和n-1个栅极偏置电阻，每个栅极节点对应一个晶体管(指多级晶体管m1至mn中的晶体管)，各相邻晶体管对应的栅极节点之间连接有一个上述栅极偏置电阻；一些实施例中，晶体管的栅极与该晶体管对应的栅极节点直接连接；一些实施例中，晶体管的栅极通过一配置电阻与该晶体管对应的栅极节点连接。
141.一些实施例中，体极偏置电路20包括：n个体极节点和n-1个体极偏置电阻，每个体极节点对应一个晶体管(指多级晶体管m1至mn中的晶体管)，各相邻晶体管对应的体极节点之间连接有一个上述体极偏置电阻，各晶体管的体极与该晶体管对应的体极节点直接连接，换句话说，每组晶体管中各相邻晶体管的体极之间连接有一个上述体极偏置电阻；这是通过体极偏置电阻来实现体极偏置电路20的例子。
142.一些实施例中，体极偏置电路20包括：n个偏置晶体管，每个晶体管对应有一个上述偏置晶体管；一些实施例中，偏置晶体管的栅极、体极和第一极都连接于对应级的晶体管(指多级晶体管m1至mn中的晶体管)的栅极节点，偏置晶体管的第二极连接于对应级的晶体管的体极；一些实施例中，偏置晶体管的栅极、体极和第一极都连接于对应级的晶体管的体极，偏置晶体管的第二极连接于对应级的晶体管的栅极节点。
143.通过引入偏置晶体管，可以减小射频开关电路在由导通切换至关断时，各偏置晶体管对应级的晶体管(指多级晶体管m1至mn)的体极因为漏电流而导致的电压抬升的幅度。
144.一些实施例中，源漏极偏置电路30包括：n个源漏极偏置电阻，各晶体管(指多级晶体管m1至mn中的晶体管)的第一极和第二极之间都连接有一个上述源漏极偏置电阻。
145.一些实施例中，阻抗增加电路组40用于增加第一级的晶体管m1和/或第n级的晶体管mn的栅极和/或体极向外阻抗。一些实施例中，阻抗增加电路组40包括以下至少一者：
146.连接于第一级晶体管m1的输入极和对应的栅极节点之间的电阻电容串联电路；
147.连接于第一级晶体管m1的输入极和对应的体极节点之间的电阻电容串联电路；
148.连接于第n级晶体管mn的输出极和对应的栅极节点之间的电阻电容串联电路；
149.连接于第n级晶体管mn的输出极和对应的体极节点之间的电阻电容串联电路。
150.一些实施例中，控制端组50用于接收控制信号；控制信号用于控制体极偏置电路20、栅极偏置电路10和源漏极偏置电路30向各晶体管(指多级晶体管m1至mn中的晶体管)的体极、栅极、源极和漏极所提供的偏置电压，以控制各晶体管的导通和断开。一些实施例中，控制端组50包括一个控制端，栅极偏置电路10还包括栅极公共电阻：第n级晶体管mn对应的栅极节点通过栅极公共电阻连接到控制端；或者，连接于第n级晶体管mn的输出极和对应的栅极节点之间的电阻电容串联电路中电阻的一端与第n级晶体管mn对应的栅极节点连接，另一端通过栅极公共电阻连接到控制端。一些实施例中，控制端组50包括两个控制端，栅极偏置电路10还包括栅极公共电阻：第n级晶体管mn对应的栅极节点通过栅极公共电阻连接到其中一个控制端；或者，连接于第n级晶体管mn的输出极和对应的栅极节点之间的电阻电容串联电路中电阻的一端与第n级晶体管mn对应的栅极节点连接，另一端通过栅极公共电阻连接到所述其中一个控制端；体极偏置电路20还包括体极公共电阻：第n级晶体管mn对应的体极节点通过体极公共电阻连接到另一个控制端，或者，连接于第n级晶体管mn的输出极
和对应的体极节点之间的电阻电容串联电路中电阻的一端与第n级晶体管mn对应的体极节点连接，另一端通过体极公共电阻连接到所述另一个控制端。
151.图7是一个射频开关电路的例子。
152.在图7中，r
g1
至r
g(n-1)
表示n-1个栅极偏置电阻，r
b1
至r
b(n-1)
表示n-1个体极偏置电阻，r
ds1
至r
dsn
表示n个源漏极偏置电阻；r
gc
表示栅极公共电阻，r
bc
表示体极公共电阻；电阻r1和电容c1表示一个阻抗增加电路41，也即连接于第一级晶体管m1的输入极和对应的栅极节点之间的电阻电容串联电路；电阻r2和电容c2表示一个阻抗增加电路41，也即连接于第n级晶体管mn的输出极和对应的栅极节点之间的电阻电容串联电路；电阻r3和电容c3表示一个阻抗增加电路41，也即连接于第一级晶体管m1的输入极和对应的栅极节点之间的电阻电容串联电路；电阻r4和电容c4表示一个阻抗增加电路41，也即连接于第n级晶体管mn的输出极和对应的体极节点之间的电阻电容串联电路。
153.图8是对图7的电路结构进行分析的一个简化的原理图，不妨假设每一级晶体管的源极和漏极的射频电压差为v
ds
，定义射频输出端口的电势为0；对于射频开关电路中的第k级晶体管mk，其两端射频电压即漏极电压和源极电压分别为(n-k+1)*v
ds
和(n-k)*v
ds
，那么其栅极和体极射频电压为(n-k+1+n-k)*v
ds
/2，同理，第k-1级晶体管m
k-1
的栅极和体极射频电压为(n-k+2+n-k+1)*v
ds
/2，根据欧姆定律，图中节点a和节点b的射频电压均为(n-k+1)*v
ds
，其与晶体管mk的漏极射频电压相同；同理，节点c和d电压，其与第k级晶体管mk的源极射频电压相同；因此从节点a流向晶体管mk的栅极的射频电流与晶体管mk的栅极流向节点b的射频电流相同，因此根据基尔霍夫电流定律可知，射频电流不会通过晶体管mk的栅极，晶体管mk的栅极向外看阻抗无穷大；同理，晶体管mk的体极向外看阻抗也是无穷大。但是图2所示的电路结构中，
154.晶体管m1和晶体管mn的栅极和体极向外看阻抗相对其它晶体管较小，谐波性能不够好；图7的电路结构中加入电容c1至电容c4，以及电阻r1至电阻r4，电容的作用是实现射频通路，根据之前分析，此时每一级晶体管的栅极和体极向外看阻抗都为无穷大，实现较好的谐波性能；更进一步，实际使用中关断状态下每一级晶体管的源漏两端射频电压差不完全相同，因此与各级晶体管的栅极节点所连接的电阻需要取不同值，与各级晶体管的体极节点所连接的电阻需要取不同值，以实现每一级晶体管栅极和体极向外看阻抗都为无穷大。例如图7所示的射频电路开关，其判断时，晶体管m1的栅极射频电压幅值高于晶体管m2的栅极射频电压幅值，晶体管m1的栅极射频电压和晶体管m2的栅极射频电压的相位相同，不妨令栅极射频电压的相位为0
°
，射频电流i
rf2
(表示图中电阻r
g1
由左向右的电流)的相位也为0
°
；射频电流i
rf1
(表示图中电阻r1由左向右的电流)需要完全补偿射频电流i
rf2
，则两个电流幅度和相位都要相同。为了达到这个条件，在射频开关电路工作的频段，电容c1的阻抗需要远小于电阻r1，电容c3的阻抗远小于r3，同理，电容c2的阻抗需要远小于电阻r2，电容c4的阻抗远小于r4。一些实施例中，电阻r1和电阻r
g1
的取值需要满足以下关系：
155.r1/r
g1
＝v
rf1
/(v
rf1
+v
rf2
)；
156.其中，v
rf1
为射频开关电路在关断状态下晶体管m1的源漏极射频电压差，v
rf2
为射频开关电路在关断状态下晶体管m2的源漏极射频电压差。
157.一些实施例中，电阻r2和电阻r
g(n-1)
的取值需要满足以下关系：
158.r2/r
g(n-1)
＝v
rfn
/(v
rfn
+v
rf(n-1)
)；
159.其中，v
rfn
为射频开关电路在关断状态下晶体管mn的源漏极射频电压差，v
rf(n-1)
为射频开关电路在关断状态下晶体管m
n-1
的源漏极射频电压差。
160.一些实施例中，栅极偏置电阻r
gk
和电阻r
g(k+1)
的取值需要满足以下关系：
161.r
gk
/r
g(k+1)
＝(v
rfk
+v
rf(k+1)
)/(v
rf(k+1)
+v
rf(k+2)
)；
162.其中，k的取值范围为1至n-2；
[0163]vrfk
为射频开关电路在关断状态下晶体管mk的源漏极射频电压差，v
rf(k+1)
为射频开关电路在关断状态下晶体管m
(k+1)
的源漏极射频电压差,v
rf(k+2)
为射频开关电路在关断状态下晶体管m
k+2
的源漏极射频电压差。
[0164]
类似地，电阻r3和电阻r
b1
的比例关系，与电阻r1和电阻r
g1
的比例关系相同；电阻r4和电阻r
b(n-1)
的比例关系，与电阻r2和电阻r
g(n-1)
的比例关系相同；体极偏置电阻r
gk
和电阻r
g(k+1)
的比例关系，与栅极偏置电阻r
gk
和电阻r
g(k+1)
的比例关系相同。
[0165]
下面表格为图2所示的电路结构和图7所示的电路结构的谐波性能的对比：
[0166]
输入功率(dbm)图2结构的谐波功率(dbm)图7结构的谐波功率(dbm)30-80-10031-78-9832-76-9633-74-9434-72-9235-70-9036-68-8837-66-8638-64-8439-62-8240-60-80
[0167]
图9为图2所示的电路结构和图7所示的电路结构的谐波性能的仿真对比图；从上述表格和仿真对比图都可以看出，本技术一些实施例所提出的射频开关电路相比传统射频开关电路，其谐波性能得到较大的提升。
[0168]
请参照图10，一些实施例中，第一级晶体管m1的栅极节点和输入极之间还可以连接一电容c5，可以用来补偿第一级晶体管m1的栅极由于电容泄露所引入的不平衡；一些实施例中，第一级晶体管m1的体极节点和输入极之间还可以连接一电容c6，可以用来补偿第一级晶体管m1的体极由于电容泄露所引入的不平衡；一些实施例中，第n级晶体管mn的栅极节点和输出极之间还可以连接一电容c7，可以用来补偿第n级晶体管mn的栅极由于电容泄露所引入的不平衡；一些实施例中，第n级晶体管mn的体极节点和输出极之间还可以连接一电容c8，可以用来补偿第n级晶体管mn的体极由于电容泄露所引入的不平衡。
[0169]
图11是一个射频开关电路的例子。
[0170]
相比图7的射频开关电路，图11所示的射频开关电路为每级晶体管m1至晶体管mn都配置了一个配置电阻，其中电阻r
gpk
为第k级晶体管mk的配置电阻，k的取值范围为1至n；图11的结构能够加快射频开关电路由关断切换到开启从而导通的速度，缩短射频开关电路由关断切换到开启从而导通的时间，下面进行分析。
[0171]
射频开关电路中的各级联的晶体管的源漏极被偏置在零电位，导通和关断主要由栅极电压决定，体极电压由于二阶效应可以忽略；因此栅极电压是否完成切换决定了晶体管是否完成切换。不妨以图2所示的电路结构为例，其由关断到开启的切换过程中，直流偏置电压1由负电压切换到正电压，第n级晶体管mn栅极电压超过阈值电压后，晶体管mn导通，由于其他晶体管此时没有导通，因此射频开关电路仍处于关断状态；接下来晶体管m
n-1
导通，依次下去，直到晶体管m1最后导通，这样射频开关电路才导通。而由开启到关断的切换过程中，直流偏置电压1由正电压切换到负电压，晶体管mn栅极电压低于阈值电压后，晶体管mn断开，射频开关电路中只要有一级晶体管断开，则整个通路都断开或者说关断。因此，由以上分析可知，射频开关电路由关断到开启需要所有晶体管都导通，开启时间相对较慢，关断时则只需要有一级晶体管断开即可，因此实现关断的时间相对较快。一些实施例中，可以为各级晶体管引入配置电阻，以调节各级晶体管电压抬升时间，根据实际需求，可以对配置电阻r
gp1
至配置电阻r
gpn
设计出相应的值，从而使得射频开关电路在由关断到开启的切换过程中，使得每级晶体管的栅极电路同时抬升，当每级晶体管的栅极电压超过对应的阈值电压后，各级晶体管都导通，从而使得射频开关电路导通；相比例如图2所示的电路结构，引入配置电阻的射频开关电路不需要像图2的电路结构一样等待每级晶体管依次导通，因此引入配置电阻的射频开关电路能够加快射频开关电路由关断切换到开启从而导通的速度，缩短射频开关电路由关断切换到开启从而导通的时间。
[0172]
图12是一个射频开关电路的例子。
[0173]
相比图7的射频开关电路，图12所示的射频开关电路只有一个控制端，并且为每级晶体管m1至晶体管mn都配置了一个偏置晶体管来代替体极偏置电阻，其中偏置晶体管m
kb
为第k级晶体管mk的偏置晶体管，k的取值范围为1至n。
[0174]
图13是一个射频开关电路的例子；与图12相比，图13的偏置晶体管为p型晶体管，而图12的偏置晶体管为n型晶体管。
[0175]
图14是一个射频开关电路的例子。
[0176]
相比图11的射频开关电路，图14所示的射频开关电路只有一个控制端，并且为每级晶体管m1至晶体管mn都配置了一个偏置晶体管来代替体极偏置电阻，其中偏置晶体管m
kb
为第k级晶体管mk的偏置晶体管，k的取值范围为1至n。
[0177]
一些实施例中，可以将n级晶体管m1至晶体管mn划分成多组，不妨以两组为例，则一组为奇数组晶体管，一组为偶数组晶体管；可以理解地，奇数组晶体管由序号为奇数的晶体管构成，例如晶体管m1、晶体管m3、晶体管m5等，偶数组晶体管由序号为偶数的晶体管构成，例如例如晶体管m2、晶体管m4、晶体管m6等。
[0178]
一些实施例中，栅极偏置电路10包括：n个栅极节点和n-2个栅极偏置电阻，每个栅极节点对应一个晶体管(指多级晶体管m1至mn中的晶体管)，每组晶体管中各相邻的晶体管对应的栅极节点之间连接有一个上述栅极偏置电阻，例如奇数组晶体管中各相邻的晶体管对应的栅极节点之间连接有一个上述栅极偏置电阻，偶数组晶体管中各相邻的晶体管对应的栅极节点之间连接有一个上述栅极偏置电阻；一些实施例中，各晶体管(指多级晶体管m1至mn中的晶体管)的栅极与该晶体管对应的栅极节点直接连接；一些实施例中，各晶体管的栅极通过一配置电阻与该晶体管对应的栅极节点连接。
[0179]
一些实施例中，体极偏置电路20包括：n个体极节点和n-2个体极偏置电阻，每个体
极节点对应一个晶体管(指多级晶体管m1至mn中的晶体管)，每组晶体管中各相邻晶体管对应的体极节点之间连接有一个上述体极偏置电阻，各晶体管的体极与该晶体管对应的体极节点直接连接，换句话说，每组晶体管中各相邻晶体管的体极之间连接有一个上述体极偏置电阻；这是通过体极偏置电阻来实现体极偏置电路20的例子。
[0180]
一些实施例中，体极偏置电路20包括：n个偏置晶体管，每个晶体管对应有一个上述偏置晶体管；一些实施例中，偏置晶体管的栅极、体极和第一极都连接于对应级的晶体管(指多级晶体管m1至mn中的晶体管)的栅极节点，偏置晶体管的第二极连接于对应级的晶体管的体极；一些实施例中，偏置晶体管的栅极、体极和第一极都连接于对应级的晶体管的体极，偏置晶体管的第二极连接于对应级的晶体管的栅极节点。
[0181]
一些实施例中，源漏极偏置电路30包括：n个源漏极偏置电阻，各晶体管(指多级晶体管m1至mn中的晶体管)的第一极和第二极之间都连接有一个上述源漏极偏置电阻。
[0182]
一些实施例中，阻抗增加电路组40用于增加第一级的晶体管m1、第二级的晶体管m2、第n-1级的晶体管m
n-1
和/或第n级的晶体管mn的栅极和/或体极向外阻抗。一些实施例中，阻抗增加电路组40包括以下至少一者：
[0183]
(1)电容c1、电阻r1和电阻r2；一些实施例中，电阻r1的一端与第一级晶体管m1对应的栅极节点连接，电阻r2的一端与第二级晶体管m2对应的栅极节点连接，电阻r1和电阻r2的另一端都与电容c1的一端连接，电容c1的另一端与第一级晶体管m1的输入极连接；
[0184]
(2)电容c2、电阻r3和电阻r4；一些实施例中，电阻r3的一端与第n-1级晶体管m
n-1
对应的栅极节点连接，电阻r4的一端与第n级晶体管mn对应的栅极节点连接，电阻r3和电阻r4的另一端都与电容c2的一端连接，电容c2的另一端与第n级晶体管mn的输出极连接；
[0185]
(3)电容c3、电阻r5和电阻r6；一些实施例中，电阻r5的一端与第一级晶体管m1对应的体极节点连接，电阻r6的一端与第二级晶体管m2对应的体极节点连接，电阻r5和电阻r6的另一端都与电容c3的一端连接，电容c3的另一端与第一级晶体管m1的输入极连接；
[0186]
(4)电容c4、电阻r7和电阻r8；电阻r7的一端与第n-1级晶体管m
n-1
对应的体极节点连接，电阻r8的一端与第n级晶体管mn对应的体极节点连接，电阻r7和电阻r8的另一端都与电容c4的一端连接，电容c4的另一端与第n级晶体管mn的输出极连接。
[0187]
以上是在将n级晶体管m1至晶体管mn划分成两组即奇数组晶体管和偶数组晶体管时，阻抗增加电路组40的一些说明，下面对控制端组50进行说明。
[0188]
一些实施例中，控制端组50用于接收控制信号；控制信号用于控制体极偏置电路20、栅极偏置电路10和源漏极偏置电路30向各晶体管(指多级晶体管m1至mn中的晶体管)的体极、栅极、源极和漏极所提供的偏置电压，以控制各晶体管的导通和断开。一些实施例中，控制端组50包括一个控制端，栅极偏置电路10还包括栅极公共电阻，栅极公共电阻的一端与电容c2未与输出极连接的一端连接，栅极公共电阻的另一端与控制端连接。一些实施例中，控制端组50包括两个控制端，栅极偏置电路10还包括栅极公共电阻，体极偏置电路20还包括体极公共电阻，栅极公共电阻的一端与电容c2未与输出极连接的一端连接，栅极公共电阻的另一端与其中一个控制端连接，体极公共电阻的一端与电容c4未与输出极连接的一端连接，体极公共电阻的另一端与其中另一个控制端连接。
[0189]
图15是一个射频开关电路的例子。
[0190]
在图15中，r
g1
至r
g(n-2)
表示n-2个栅极偏置电阻，r
b1
至r
b(n-2)
表示n-2个体极偏置电
阻，r
ds1
至r
dsn
表示n个源漏极偏置电阻；r
gc
表示栅极公共电阻，r
bc
表示体极公共电阻；电容c1、电阻r1和电阻r2表示一个阻抗增加电路，电容c2、电阻r3和电阻r4表示一个阻抗增加电路，电容c3、电阻r5和电阻r6表示一个阻抗增加电路，电容c4、电阻r7和电阻r8表示一个阻抗增加电路。
[0191]
在图15中，栅极偏置电路10分为两个支路，一路用于对奇数组晶体管的栅极进行偏置，一路用于对偶数组晶体管的栅极进行偏置；类似地，体极偏置电路20分为两个支路，一路用于对奇数组晶体管的体极进行偏置，一路用于对偶数组晶体管的体极进行偏置；在图2所示的结构中，直流偏置电压1需要先对晶体管mn的栅极完成充放电，再对晶体管m
(n-1)
的栅极完成充放电，以此类推，直到最后对晶体管m1完成充放电；在图15所示的结构中，控制端先对晶体管mn和晶体管m
(n-1)
的栅极完成充放电，再对晶体管m
(n-2)
和晶体管m
(n-3)
的栅极完成充放电，以此类推，直到最后对晶体管m1和晶体管m2的栅极完成充放电；由以上分析可知，栅极偏置电路10分为两个支路可以加快射频开关切换速度，体极偏置电路20分为两个支路可以加快射频开关切换速度。一些实施例中，可以将栅极偏置电路10分为两个支路，而体极偏置电路20仍然只有一个支路，例如为各级的晶体管都配置一个偏置晶体管，或者各相邻晶体管的体极之间都连接有一个体极偏置电阻。
[0192]
图16是一个射频开关的例子。
[0193]
相比图15的射频开关电路，图16所示的射频开关电路为每级晶体管m1至晶体管mn都配置了一个配置电阻，其中电阻r
gpk
为第k级晶体管mk的配置电阻，k的取值范围为1至n；通过为每级晶体管m1至晶体管mn都配置了一个配置电阻，图16的结构能够加快射频开关电路由关断切换到开启从而导通的速度，缩短射频开关电路由关断切换到开启从而导通的时间。
[0194]
图17是一个射频开关的例子。
[0195]
相比图15的射频开关电路，图17所示的射频开关电路只有一个控制端，并且为每级晶体管m1至晶体管mn都配置了一个偏置晶体管来代替体极偏置电阻，其中偏置晶体管m
kb
为第k级晶体管mk的偏置晶体管，k的取值范围为1至n。
[0196]
图18是一个射频开关的例子。
[0197]
相比图16的射频开关电路，图18所示的射频开关电路只有一个控制端，并且为每级晶体管m1至晶体管mn都配置了一个偏置晶体管来代替体极偏置电阻，其中偏置晶体管m
kb
为第k级晶体管mk的偏置晶体管，k的取值范围为1至n。
[0198]
图19是一个射频开关的例子，图19中栅极偏置电路10具有两条支路，并且每条支路分别具有一个支路公共栅极电阻r
gc1
和r
gc2
，这两个电阻r
gc1
和r
gc2
是连接在中间级的晶体管，并不是连接在最后一级和倒数第二级的晶体管；这两个电阻r
gc1
和r
gc2
再通过一个共同的公共栅极电阻r
gc3
连接到一个控制端；体极偏置电路10也是类似的情况。分析图19所示的射频开关，当其关断时，射频输出端口2的射频电压为0，而其公共电阻r
gc1
、r
gc2
和r
gc3
的两端仍然存在较大射频电压差，例如大约是射频输入端口1的射频电压的一半，这射频电压差的存在会产生射频谐波从而恶化射频开关的谐波性能；而诸如图15至图18所示的射频开关，则不存在图19所述的恶化射频开关谐波性能的问题。
[0199]
本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于
执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现(例如一个或多个步骤可以被删除、修改或结合到其他步骤中)。
[0200]
虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。
[0201]
前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。