专利名称：时钟转换装置的制作方法
技术领域：
本发明涉及一种时钟转换装置，尤其涉及用于根据一个时钟选择信号转换多个相互异步并且各自都有一个不同相位的时钟信号的时钟转换装置。
图8是一个示出基于常规技术的时钟转换装置内部结构的电路方框图，图8示出一个用于根据3种输入时钟选择信号SLC1-SLC3转换时钟的时钟转换装置，时钟选择信号SLC1-SLC3与3种相互异步的并且各自都有不同相位的输入时钟源信号CLK1-CLK3一对一相关。
这个时钟转换装置包括用于分别将输入时钟源信号CLK1-CLK3倒相并且输出的倒相器51-53，用于根据输入时钟源信号CLK1-CLK3分别计算出倒相器51-53的输出和输入时钟选择信号SLC1-SLC3之间一个逻辑积的“与”门电路54-56，以及一个用于对“与”门电路54-56的输出执行“或非”运算并且输出一个用于系统供应时钟信号CLK的“或非”门电路57。
下一步叙述专讲运算，这里的叙述假定一种用于在已经选择了一个输入时钟源信号CLK1时转换到一个输入时钟源信号CLK2的运算的情形，图9是图8所示电路的运算例子的时间分配图，假设在图8的时钟转换装置中，用异步方式执行输入时钟选择信号SLC1-SLC3之间的转换前后有一个信号的变化，也就是说，在输入时钟源信号CLK1转换到输入时钟源信号CLK2时，在输入时钟选择信号SLC1从“高”电平变化到“低”电平的时刻和输入时钟选择信号SLC2从“低”电平变化到“高”电平的时刻之间有一个时隙。
输入时钟源信号CLK1,CLK2,CLK3借助相应的倒相器51,52,53倒相，随后分别输出到“与”门电路54,55和56，例如说，输入到“与”门电路54的是一个输入时钟源信号CLK1的倒相信号和一个用于把已倒相的信号转换成输入时钟源信号CLK1的输入时钟选择信号SLC1，当在输入时钟源信号CLK1被选择的状态下执行用于转换到输入时钟源信号CLK2的运算时，输入时钟选择信号SLC1从“高”电平掉到“低”电平。由于这个原因，不管输入时钟源信号CLK1的电平如何，在时钟转换运算后从“与”门电路54输出的都是“低”电平信号。
输入到“与”门电路55的是一个输入时钟源信号CLK2的倒相信号和一个用于把已倒相的信号转换成输入时钟源信号CLK2的输入时钟选择信号SLC2。在这里，当输入时钟选择信号SLC2在一个不同于输入时钟选择信号SLC1的时刻变化时，输入时钟选择信号SLC2在时隙周期期间保持在“低”电平，由于这个原因，从“与”门电路55输出到“或非”门电路57的信号保持“低”电平输出。
输入到“与”门电路56的是一个输入时钟源信号CLK3的倒相信号和一个用于把已倒相的信号转换成输入时钟源信号CLK3的输入时钟选择信号SLC3。输入时钟源信号CLK3在此时刻对转换时钟不起作用，并且在输入时钟选择信号SLC3内也没有发生变化，这样，从“与”门电路56输出到“或非”门电路57的信号保持“低”电平输出。
关于开始转换时钟运算之前在“或非”门电路57中的运算，由于从“与”门电路55和56输出的总是“低”电平信号，所以从“或非”门电路57输出的变化依赖于当前正在使用的输入时钟源信号CLK1的变化。由于这个原因，如果在输入时钟源信号CLK1处于“低”电平时执行时钟转换运算，那么在转换时从“与”门电路54输出的是“低”电平信号，并且在“或非”门电路57中，输入时钟源信号CLK在上述时刻变到“高”电平。
于是，如果在输入时钟源信号CLK1为“低”电平时输入时钟选择信号SLC2变到“高”电平，则从“与”门电路55输出到“或非”门电路57的是一个“高”电平信号。由于这个原因，在“或非”门电路57中，在输入时钟选择信号SLC1改变时，已变为“高”电平的时钟源信号CLK在输入时钟选择信号SLC2改变的时刻变到“低”电平。结果是，时钟转换运算结束并且从“或非”门电路57向系统供应一个根据输入时钟源信号CLK2的一个时钟信号CLK。
但是，如图9所示，在基于常规技术的时钟转换装置中，输入时钟选择信号SLC1和SLC2的变化与被转换的输入时钟源信号CLK1和CLK2异步，使得输入时钟选择信号SLC1和SLC2的变化在时间上与被转换的输入时钟源信号CLK1和CLK2的变化不协调。由于这个时隙，在生成用实线表示的脉冲P2的地方会形成一个用虚线表示的脉冲P1。因此，脉冲P2和相邻的脉冲之间的时间间隔要比正常的时间间隔窄，致使一个脉冲宽度变窄，并且由于这个原因在执行时钟转换运算的系统中可能会因时钟转换装置不同而出现不正常工作或者因此导致系统下降。
本发明的一个目的是提供一个时钟转换装置，它能够在时钟转换时通过阻止时钟内的不正常现象例如时钟的裂解波形和窄化的时钟脉冲宽度来实现稳定的时钟转换。
为了解决以上问题并达到上述目标，根据本发明的一种用于在多个相互异步并且各自都具有不同相位的输入时钟源信号之间转换时钟的时钟转换装置，包括一个用于在根据时钟转换运算转换多个输入时钟源信号的之前和之后，由输入时钟源信号生成一个参考时钟信号的电路，用于同步所生成的参考时钟信号的电路，以及用于根据时钟转换运算的时间分配把时钟从转换前的输入时钟源信号转换成转换后的输入时钟源信号的电路。
借助根据本发明的时钟转换装置，在根据时钟转换运算转换之前和之后，由输入时钟源信号生成一个参考时钟信号，时钟的转换与参考时钟信号同步并根据时钟转换运算的时间分配控制，使得被转换的输入时钟源信号与用于时钟转换的时间同步，利用这种运算，就可以实现稳定的时钟转换而在时钟内没有任何不正常的现象。
一种根据本发明用于根据多个输入时钟选择信号转换时钟的时钟转换装置，输入时钟选择信号分别与多个相互异步并且各自具有不同相位的输入时钟源信号一对一相关，时钟转换装置包括一个用于根据时钟选择运算检测多个输入时钟选择信号中间的变化的转换检测器，一个用于根据多个输入时钟选择信号和转换检测器检出的变化保持多个输入时钟源信号中间的转换次序的转换/保持电路，一个用于在根据转换/保持电路保持的转换次序转换多个输入时钟源信号之前和之后根据输入时钟源信号生成一个参考时钟信号的参考时钟信号发生器，一个用于使转换检测器检出的变化与参考时钟发生器生成的参考时钟信号同步化并生成一个与转换后的输入时钟源信号同步的时钟选择信号的同步化电路，以及一个用于根据同步电路生成的时钟选择信号将时钟从转换前的输入时钟源信号转换成转换后的输入时钟源信号的时钟转换电路。
借助根据本发明的时钟转换装置，时钟的转换次序是根据输入时钟选择信号的变化而保持的，参考时钟信号是根据基于转换次序转换之前和之后的输入时钟源信号生成的，时钟选择信号是与参考时钟信号同步生成的，并且时钟转换是在生成时钟选择信号的时刻执行的，于是一个被转换的输入时钟源信号和一个最后生成的用于转换时钟的时钟选择信号都与一个输入时钟选择信号同步，并且利用这种运算，可以实现稳定的时钟转换而在时钟内没有任何不正常的现象。
一种根据本发明的时钟转换装置，其特征在于转换/保持电路保持多个输入时钟选择信号中的一个转换前的输入时钟选择信号和一个转换后的输入时钟选择信号。
借助根据本发明的时钟转换装置，时钟的转换次序是通过使用输入时钟选择信号保持的，以便可靠地确保转换之前和之后的输入时钟源信号各自与时钟选择信号同步。
一种根据本发明的时钟转换装置，其特征在于转换/保持电路有一个用于保持转换前的输入时钟选择信号和保持转换后的输入时钟选择信号的触发器。
借助根据本发明的时钟转换装置，转换前的输入时钟选择信号和转换后的输入时钟选择信号通过一个触发器保持，以便当前的转换次序可以一直保持到转换次序被改变为止。
一种根据本发明的时钟转换装置，其特征在于参考时钟发生器总是根据多个输入时钟源信号生成一个或多个参考时钟信号，并且根据转换/保持电路保持的转换次序选择一个或多个参考时钟信号的任何一个参考时钟信号。
借助根据本发明的时钟转换装置，不管时钟是否转换，均由多个输入时钟源信号生成一个参考时钟信号，以便根据转换次序的变化准备一个具有某些时间余裕的时钟选择信号，利用这一特性，可以在任何时钟变化的时刻稳定地实现没有延迟的时钟转换。
一种根据本发明的时钟转换装置，其特征在于参考时钟发生器计算多个输入时钟源信号中的每两个输入时钟源信号的一个逻辑和以生成一个或多个参考时钟信号。
借助根据本发明的时钟转换装置，一个参考时钟信号是通过输入时钟源信号之间的逻辑和得到的，以便时钟宽度可以被控制做得更宽，利用这种运算，能够保证运算的稳定性。
一种根据本发明的时钟转换装置，其特征在于参考时钟发生器包括一个用于运算每两个输入时钟源信号之间逻辑和的“或”门电路。
借助根据本发明的时钟转换装置，可以通过应用参考时钟发生器中一个“或”门电路执行每两个输入时钟源信号的一个“与”运算。
一种根据本发明的时钟转换装置，其特征在于转换检测器包括一个用于根据多个输入时钟选择信号中的变化形成一个脉冲波形的斩波器电路。
借助根据本发明的时钟转换装置，多个输入时钟选择信号中的变化能够通过应用斩波器电路以一个脉冲波形的形式检出。
本发明的其他目的和特性，通过下面参照附图的叙述，将变得一目了然。
图1是一个电路方框图，示出根据本发明一个实施例的时钟转换装置内部结构；图2是一个说明图1所示的电路中运算例子的时间分配图；图3是一个说明图1所示的电路中运算例子的时间分配图；图4是一个说明图1所示的电路中运算例子的时间分配图；图5是一个说明图1所示的电路中运算例子的时间分配图；图6是一个说明图1所示的电路中运算例子的时间分配图；图7是一个说明图1所示的电路中运算例子的时间分配图；图8是一个电路方框图，示出一个基于常规技术的时钟转换装置的内部结构；图9是一个说明图8所示电路中的运算例子的时间分配图。
下文中参照附图详细叙述根据本发明的时钟转换装置的诸优选实施例。
首先，叙述其结构，图1是一个电路的方框图，示出根据本发明实施例的时钟转换装置的内部结构。为了能够与图8所示的基于常规技术的时钟转换装置比较，图1示出了一种用于根据3种输入时钟选择信号SLC1SLC3转换时钟的时钟转换装置，3种输入时钟选择信号SLC1-SLC3与3种相互异步并且各自具有不同相位的输入时钟源信号CLK1-CLK3一对一相关。
如图1所示，根据这一实施例的时钟转换装置包括一个转换检测器1，一个转换/保持电路2，一个参考时钟发生器3，一个同步电路4，以及一个时钟转换电路5。
转换检测器1包括一个“同”门电路101和一个斩波器电路102，它接收输入时钟选择信号SLC1-SLC3，并且借助转换时钟的运算以脉冲形式检出信号内的变化。“同”门电路101执行输入时钟选择信号SLC1-SLC3之间“异或”运算，而斩波器电路102则从“异或”运算的输出信号中提取一个脉冲波形并且输出一个脉冲作为用于同步电路4中的触发器401,402的复位信号和作为用于触发器403的清除信号(两种类型的信号都叫做清除时钟信号FCC)。这些“同”门电路101和斩波器电路102在任何一个输入时钟选择信号SLC1-SLC3中发生变化时形成一个脉冲，即一个根据其中发生了变化的输入时钟选择信号的清除时钟信号FCC。
转换/保持电路2包括分别与3个输入时钟选择信号SLC1-SLC3相关的3个保持电路系统。也就是说，有一个“与”门电路201、一个触发器(在图中用F/F表示)204、一个“或”门电路207、以及一个触发器210互相串联连接到相关的时钟选择信号SLC1。有一个“与”门电路202、一个触发器205、一个“或”门电路208、以及一个触发器211互相串联连接到相关的输入时钟选择信号SLC2。而且，还有一个“与”门电路203、一个触发器206、一个“或”门电路209、以及一个触发器212互相串联连接到相关的输入时钟选择信号SL3。
如果这个转换/保持电路2的3个保持电路系统的每一个系统都是两级触发器，并且在转换时钟之前和之后接收到的输入时钟选择信号可以通过这个两级结构保持在其中。触发器210,211,212将保持的时钟选择信号SLC1,SLC2,SLC3输出到参考时钟发生器3分别作为保持信号HL1-HL3。而且，触发器204-212通过接收一个初始清除信号ICLR初始化。
参考时钟发生器3生成一个参考时钟信号BCLK用于在转换3种输入时钟源信号CLK1-CLK3的时钟之前和之后根据两种输入时钟源信号转换时钟。这个参考时钟发生器3包括“或非”门电路301-303，各自用于在3种输入时钟源信号CLK1-CLK3中的每两个信号之间执行“或非”运算，“与”门电路304-306，各自用于在每个与之相关的“或非”门电路301-303的输出和相关的时钟选择信号(来自转换/保持电路2)之间执行一个逻辑积运算。以及一个“或非”门电路307，通过在“与”门电路304-306的输出信号之间执行一个“或非”运算获得一个参考时钟信号BCLK。
这个参考时钟发生器3总是生成一个由“或非”门电路301-303的输入时钟源信号CLK1-CLK3的两个信号组成的参考时钟信号，以及从“或非”门电路307输出一个输入参考时钟信号作为一个唯一通过各自接收从转换/保持电路2输出的输入时钟选择信号的“与”门电路的参考时钟信号。
同步电路4在经过与输入时钟选择信号SLC1-SLC3的变化同步的转换检测器1的输出脉冲(信号FCC)初始化后，将所接收的信号与参考时钟发生器3供给的参考时钟信号BCLK同步，并将信号输出到时钟转换电路5作为一个最终时钟选择信号CSEL。
这个同步电路4具有触发器401-403并且参考时钟信号BCLK根据那些触发器401-403的运转状态与发生变化的输入时钟选择信号同步。触发器401将一个输出时钟信号FCLK1输出到设置在后一级的触发器402，触发器402将一个输出时钟信号FCLK2输出到设置在后一级的触发器403，并且触发器403同时将时钟选择信号CSEL作为输出时钟输出到时钟转换电路5的“与”门电路504-506。
时钟转换电路5包括用于将输入时钟源信号CLK1-CLK3分别倒相并输出的倒相器501-503，“与”门电路504-506各自用于在倒相器501-503的输出信号之间算出与每个输入时钟源信号CLK1-CLK3、每个输入时钟选择信号SLC1-SLC3以及由同步电路4供应的一个时钟选择信号CSEL相关的逻辑乘积，以及一个用于对“与”门电路504-506输出的信号执行“或非”运算并且输出一个时钟信号CLK供应系统的“或非”门电路507。
同时输入这个时钟转换电路5中的“与”门电路504-506的是一个由同步电路4供应的时钟选择信号CSEL。由于这个原因，像在常规技术一样，在任一时钟选择信号SLC1-SLC3的变化与被转换的输入时钟源信号异步的时刻，不执行时钟转换，但在接收与被转换的输入时钟源信号同步的时钟选择信号CSEL时，则根据任一输入时钟选择信号SLC1-SLC3的变化执行时钟转换。
下一步叙述基于上述电路结构的运算。图2到图7各自说明图1所示电路运算实例的时间分配图，图2到图7分别示出了输入时钟源信号CLK1-CLK3，一个初始清除信号ICLR，输入时钟选择信号SLC1-SLC3，一个清除时钟信号FCC，保持信号HL1-HL3，一个参考时钟信号BCLK，输出时钟信号FCLK1和FCLK2，一个时钟选择信号CSEL，以及一个时钟信号CLK。
输入时钟源信号CLK1-CLK3是相互异步的并且各有一个互不相同的相位，在图2到图7所示的例子中，输入时钟源信号CLK1,CLK2,CLK3分别用带有标号A1-A76,B1-B51，及C1-C38的脉冲表示。
而且，输入时钟选择信号SLC1-SLC3被表示为与输入时钟源信号CLK1-CLK3一对一相关。在图2到图7所示的例子中，首先，输入时钟选择信号SLC1被选择作为初始化时的系统预置信号，使得输入时钟源信号CLK1被选择作为一个用于系统预置的时钟信号CLK。
作为一个初始运算，转换/保持电路2中所有的触发器204-206及210-212在初始清除信号ICLR变化到“低”电平时清零，同时同步电路4中的触发器403复位。由于这个原因，保持信号HL1-HL3作为每个触发器210-212的输出由“高”电平变化到“低”电平，参考时钟信号BCLK作为参考时钟发生器3的输出变化到“高”电平。
而且，通过把触发器403复位，作为它的输出的时钟选择信号CSEL随着一个输入的“1”而变为“高”电平信号。应当注意的是在图2中在“低”电平期间的每个阴影部分都表示系统预置。
在图1所示的电路中，使用一个虚拟时钟作为时钟的第一个选择。在本实施例中输入时钟源信号CLK1被用作虚拟时钟。输入时钟选择信号SLC1通过一个用于选择输入时钟源信号CLK1的虚拟指令变化到“高”电平。这个输入时钟选择信号SLC1的变化借助斩波器的延迟而成为一个脉冲，并且脉冲作为一个清除时钟信号FCC输出到触发器401-403。
这个清除时钟信号FCC还输出到转换/保持电路2中的各个触发器204-206及210-212，此刻，由于输入时钟选择信号SLC1已被选择，保持信号HL1在触发器210中输入清除时钟信号FCC的脉冲的上升时刻里从“低”电平变化到“高”电平。
保持信号HL1-HL3在这一步骤中只有一个信号形成高周期，而且由于这个原因，参考时钟发生器3中的任一“与”门电路304-306都输出一个“低”电平信号，在这一情形，参考时钟信号BCLK保持在“高”电平。
因此，同步电路4中的触发器403保持时钟选择信号CSEL在“低”电平。由于时钟转换电路5中“与”门电路504-506的所有输出端在这种状态下都变到“低”电平，故没有一个输入时钟源信号CLK1-CLK3输出，并且时钟信号CLK仍然保持在“高”电平。
由于同步电路4的触发器401和402接收到一个清除时钟信号FCC，作为其输出信号的输出时钟信号FCLK1和FCLK2变到“高”电平。另一方面，在触发器403中，作为其输出的时钟选择信号CSEL因为高周期已经形成而变为“低”电平。
在这里，由于时钟转换所需要的条件达不到仅生成一个时钟选择信号，为了打破这种状态，需要进一步生成一个输入时钟选择信号SLC2作为虚拟并且在转换之前和之后给出人为的输入时钟源信号。
然后，当系统中输入时钟选择信号SLC1变为“低”电平并且输入时钟选择信号SLC2从“低”电平变到“高”电平时，清除时钟信号FCC的脉冲由于斩波器的延迟重新在转换检测器1中形成。这时，保持信号HL2在清除时钟信号FCC的脉冲上升时从“低”电平变到“高”电平，并且开始保持信号HL2的高周期。
与输入时钟选择信号SLC1相关的保持信号HL1和与输入时钟选择信号SLC2相关的保持信号HL2两者此刻都处在高周期。借助这个特性，参考时钟发生器3中“与”门电路304的输出变到“高”电平，而且由于这个原因，在参考时钟信号BCLK上形成一个“低”电平脉冲。这一个脉冲是用输入时钟源信号CLK1(脉冲A8)和CLK2(脉冲B6)之间的逻辑和(实际是一个“异或”)形成的一个信号。
参考时钟信号BCLK上的下一个脉冲是用输入时钟源信号CLK1的一个脉冲A11和输入时钟源信号CLK2的一个脉冲B8之间的逻辑和(实际是一个“异或”)形成的。上述得到的参考时钟信号BCLK的一个周期(脉冲区间)是通过在输入到“或非”门电路301中的输入时钟源信号CLK1和CLK2之间执行逻辑和运算得到的。
由于这个原因，输入时钟源信号CLK1和CLK2有一个组合关系，其中脉冲B10,B12……和脉冲A14,A17……此后以如上所述同样的方式相关。参考时钟信号BCLK的脉冲就根据这一组合关系在预先规定的周期陆续形成。
在同步电路4的触发器401中，一个输出时钟信号FCLK1响应第一个参考时钟信号BCLK(脉冲A8和B6的组合)的输入从“高”电平变化到“低”电平，并且输出时钟信号FCLK1响应后面的参考时钟信号BCLK(脉冲A11和B8的组合)的输入从“低”电平变到“高”电平。此后，“低”电平和“高”电平之间的变化根据参考时钟信号BCLK的输入以和上述同样的方式重复。
相反，在触发器402中，“低”电平和“高”电平之间的变化根据比触发器401中的延迟一个周期之后的参考时钟信号BCLK的输入重复。由于这个原因，触发器402输出的时钟信号FCLK2形成一个与触发器401输出的时钟信号FCLK1反向的波形。
此外，在如上所述比触发器401中的延迟两个周期之后及比触发器402中的延迟一个周期之后，触发器402输出的时钟信号FCLK2被输入到触发器403中，并且在输入时，“1”即“高”电平信号被输出到时钟转换电路5作为时钟选择信号CSEL，此后，这个触发器403保持时钟选择信号CSEL在高周期直到从转换检测器1接收到一个清除时钟信号FCC为止。
尽管这个时钟选择信号CSEL(处于“高”电平)是被同时输入到时钟转换电路5的“与”门电路504-506的，但是因为执行“与”运算，故只有收到一个输入时钟选择信号SLC2的“与”门电路505让与电路相关的输入时钟源信号CLK2通过，利用这种运算，“或非”门电路507以输入时钟源信号CLK2的形式向系统供应一个时钟信号CLK。
在时钟选择信号CSEL上升之后，这个时钟信号CLK根据图3例子中的输入时钟源信号CLK2的脉冲B11开始作用。如上所述用于开始一个时钟供应的预处理结束。此后，根据响应系统的请求生成的一个输入时钟选择信号执行用于时钟转换的运算。
接着，如图3所示，当用于转换输入时钟源信号CLK3的运算在输入时钟源信号CLK2的脉冲B12之后执行时，运算便不是一个虚拟运算，而是正常的时钟转换开始了。
在这个时刻，输入时钟选择信号SLC2由于没有被选择而从“高”电平变到“低”电平，与此同时，输入时钟选择信号SLC3则由于被选择而从“低”电平变到“高”电平。当输入时钟选择信号SLC2和SLC3中的变化被转换检测器1检出时，一个斩波器延迟根据输入时钟选择信号SLC3变为“高”电平在清除时钟信号FCC上形成。
这个清除时钟信号FCC向“低”电平的变化使同步电路4的触发器403输出的时钟选择信号CSEL变到“低”电平以清除触发器，也就是说，触发器403起到在清除时钟信号FCC生成时刻停止选择输入时钟源信号CLK2的作用，与停止选择相一致，在时钟转换电路5中“与”门电路505的输入时钟源信号CLK2不能通过，并且时钟信号CLK保持在最初的高周期。
接着，清除时钟信号FCC的斩波器延迟周期结束，触发器210的保持信号HL1在结束时刻变到“低”电平，这时，触发器212的保持信号HL3变到“高”电平。利用这一特性在时钟转换之前和之后的输入时钟选择信号SLC2和SLC3，也就是说，保持信号HL2和HL3两者都保持在高周期。
根据以上运算，各自被输入到参考时钟发生器3的“与”门电路306中的输入时钟源信号CLK2和CLK3之间的逻辑和(实际是一个“或非”运算)在这时被输出到“或非”门电路307。由于这个原因，一个包括输入时钟源信号CLK2和CLK3的参考时钟信号BCLK由同步电路4供应。如图3所示，第一个参考时钟信号BCLK通过输入时钟源信号CLK2的一个脉冲B16以及输入时钟源信号CLK3的一个脉冲C12形成。
如图4所示，下一个参考时钟信号BCLK的脉冲通过一个在输入时钟源信号CLK2的脉冲B20和一个输入时钟源信号CLK3的脉冲C15之间的逻辑和(实际是一个“或非”运算)形成。如上所述得到的一个参考时钟信号BCLK的周期(脉冲区间)是通过在输入到“或非”门电路303中的输入时钟源信号CLK2和CLK3之间执行一个逻辑和运算求出的。
由于这个原因，输入时钟源信号CLK2和CLK3有一个组合关系，其中脉冲C18,C21……与脉冲B24,B28……此后以如上所述同样的方式相关。参考时钟信号BCLK的脉冲就根据这一组合关系在预先规定的周期陆续形成。
在同步电路4的触发器401中，一个输出时钟信号FCLK1响应第一个参考时钟信号BCLK的输入(脉冲B16和C12的组合)从“高”电平变到“低”电平，并且输出时钟信号FCLK1响应后面的参考时钟信号BCLK的输入(脉冲B20和C15的组合)从“低”电平变到“高”电平，此后，“低”电平和“高”电平之间的变化根据参考时钟信号BLCK的输入以和上述同样的方式重复。
相反，在触发器402中，“低”电平和“高”电平之间的变化根据比触发器401中的延迟一个周期之后的参考时钟信号BCLK的输入重复。由于这个原因，从触发器402输出的时钟信号FCLK2形成一个与从触发器401输出的时钟信号FCLK1反向的波形。
此外，在如上所述比触发器401中的延迟两个周期之后及比触发器402中的延迟一个周期之后，从触发器402输出的时钟信号FCLK2被输入到触发器403中，在输入时，“1”即“高”电平信号被输出到时钟转换电路5作为一个时钟选择信号CSEL，此后，触发器403使时钟选择信号CSEL保持在高周期直到从转换检测器1接收到一个清除时钟信号FCC为止。
尽管这个时钟选择信号CSEL(处于“高”电平)是被同时输入到时钟转换电路5的“与”门电路504-506的，但是因为执行“与”运算，故只有收到一个输入时钟选择信号SLC3的“与”门电路506让与电路相关的输入时钟源信号CLK3通过。利用这种运算，“或非”门电路507以输入时钟源信号CLK3的形式向系统供应一个时钟信号CLK。
在时钟选择信号CSEL上升之后，这个时钟信号CLK根据图5的例子中的输入时钟源信号CLK3的脉冲C19开始作用。如上所述根据响应来自系统的请求生成的输入时钟选择信号SLC3执行用于时钟转换的运算。
接着，如图5所示，当用于转换输入时钟源信号CLK1的运算在输入时钟源信号CLK3的脉冲C21的时间执行时，用于从输入时钟源信号CLK3转到输入时钟源信号CLK1的时钟转换运算开始。
在这个时刻，输入时钟选择信号SLC3由于没有被选择而从“高”电平变到“低”电平，与此同时，输入时钟选择信号SLC1则由于被选择而从“低”电平变到“高”电平。当输入时钟选择信号SLC3和SLC1中的变化被转换检测器1检出时，由于输入时钟选择信号SLC1变化到“高”电平，在清除时钟信号FCC上形成一个斩波器延迟。
这个清除时钟信号FCC变到“低”电平使同步电路4中的触发器403输出的时钟选择信号CSEL变到“低”电平以将信号清除掉。也就是说，触发器403的作用在清除时钟信号FCC的生成时刻停止选择输入时钟源信号CLK3。与停止选择相一致，在时钟转换电路5中来自“与”门电路506的输入时钟源信号CLK3不能通过，并且时钟信号CLK保持在最初的高周期。
接着，清除时钟信号FCC的斩波器延迟周期结束，来自触发器211的保持信号HL2在结束时变到“低”电平，这时，来自触发器210的保持信号HL1变到“高”电平。利用这种特性，在时钟转换之前和之后的输入时钟选择信号SLC3和SLC1，即保持信号HL3和HL1两者都被保持在高周期。
根据以上运算，每个被输入到参考时钟发生器3的“与”门电路305中的输入时钟源信号CLK1和CLK3之间的逻辑和(实际是一个“或非”)在这时被输出到“或非”门电路307。由于这个原因，一个包括输入时钟源信号CLK1和CLK3的参考时钟信号BCLK被供应到同步电路4。如图5所示，第一个参考时钟信号BCLK利用输入时钟源信号CLK1的一个脉冲A45以及输入时钟源信号CLK3的一个脉冲C23形成。
如图5所示，参考时钟信号BCLK的下一个脉冲借助输入时钟源信号CLK1的一个脉冲A47和输入时钟源信号CLK3的一个脉冲C24之间的逻辑和(实际是一个“或非”)形成。如上所述得到的参考时钟信号BCLK的周期(脉冲区间)是通过在输入到“或非”门电路302的输入时钟源信号CLK1和CLK3之间执行一个逻辑和运算求出的。
由于这个原因，输入时钟源信号CLK1和CLK3有一个组合关系，其中脉冲C25,C26,C27……与脉冲A49,A51,A53……此后以和上述同样的方式相关。参考时钟信号BCLK的脉冲就根据这一组合关系在一个预先规定的周期陆续形成。
在同步电路4的触发器401中，一个输出时钟信号FCLK1响应第一个参考时钟信号BCLK的输入(脉冲A45和C23的组合)从“高”电平变到“低”电平，并且输出时钟信号FCLK1响应后面的参考时钟信号BCLK的输入(脉冲A47和C24的组合)从“低”电平变到“高”电平，此后，“低”电平和“高”电平之间的变化根据参考时钟信号BLCK的输入以和上述同样的方式重复。
相反，在触发器402中，“低”电平和“高”电平之间的变化根据比触发器401中的延迟一个周期之后的参考时钟信号BCLK的输入重复。由于这个原因，从触发器402输出的时钟信号FCLK2形成一个与从触发器401输出的时钟信号FCLK1反向的波形。
此外，在如上所述比触发器401中的延迟两个周期之后及比触发器402中的延迟一个周期之后，从触发器402输出的时钟信号FCLK2被输入到触发器403中，在输入时，“1”即“高”电平信号被输出到时钟转换电路5作为一个时钟选择信号CSEL，此后，触发器403使时钟选择信号CSEL保持在高周期直到从转换检测器1接收到一个清除时钟信号FCC为止。
尽管这个时钟选择信号CSEL(处于“高”电平)是被同时输入到时钟转换电路5的“与”门电路504到506的，但是因为执行“与”运算，故只有收到一个输入时钟选择信号SLC1的“与”门电路504让与电路相关的输入时钟源信号CLK1通过，利用这种运算，“或非”门电路507以输入时钟源信号CLK1的形式向系统供应一个时钟信号CLK。
在时钟选择信号CSEL上升之后，这个时钟信号CLK根据图6的例子中的输入时钟源信号CLK1的脉冲A51开始作用，如上所述，根据响应来自系统的请求生成的输入时钟选择信号SLC3执行用于时钟转换的运算。
接着，如图6所示，当用于转换输入时钟源信号CLK2的运算在输入时钟源信号CLK1的脉冲A54的时间执行时，用于从输入时钟源信号CLK1转到输入时钟源信号CLK2的时钟转换运算开始。
在这个时刻，输入时钟选择信号SLC1由于没有被选择而从“高”电平变到“低”电平，与此同时，输入时钟选择信号SLC2则由于被选择而从“低”电平变到“高”电平。当输入时钟选择信号SLC1和SLC2中的变化被转换检测器1检出时，由于输入时钟选择信号SLC2变化到“高”电平，在清除时钟信号FCC上形成一个斩波器延迟。
这个清除时钟信号FCC变到“低”电平使同步电路4中的触发器403输出的时钟选择信号CSEL变到“低”电平以将信号清除掉，也就是说，触发器403的作用是在清除时钟信号FCC生成的时刻停止选择输入时钟源信号CLK1。与停止选择相一致，在时钟转换电路5中，来自“与”门电路504的输入时钟源信号CLK1不能通过，并且时钟信号CLK保持在最初的高周期。
接着，清除时钟信号FCC的斩波器延迟周期结束，来自触发器212的保持信号HL3在结束时变到“低”电平，这时，来自触发器211的保持信号HL2变到“高”电平。利用这种特性，在时钟转换之前和之后的输入时钟选择信号SLC1和SLC2即保持信号HL1和HL2两者都被保持在高周期。
根据以上运算，每个被输入到参考时钟发生器3的“与”门电路304中的输入时钟源信号CLK1和CLK2之间的逻辑和(实际是一个“或非”)在这时被输出到“或非”门电路307。由于这个原因，一个包括输入时钟源信号CLK1和CLK2的参考时钟信号BCLK被供应到同步电路4。如图6所示，第一个参考时钟信号BCLK利用输入时钟源信号CLK1的一个脉冲A59以及输入时钟源信号CLK2的一个脉冲B40形成。
如图6所示，参考时钟信号BCLK的下一个脉冲借助输入时钟源信号CLK1的一个脉冲A62和输入时钟源信号CLK2的一个脉冲B42之间的逻辑和(实际是一个“或非”)形成。如上所述得到的参考时钟信号BCLK的周期(脉冲区间)是通过在输入到“或非”门电路301的输入时钟源信号CLK1和CLK2之间执行一个逻辑和运算求出的。
由于这个原因，输入时钟源信号CLK1和CLK2有一个组合关系，其中脉冲B44,B46,B48,B50……与脉冲A65,A68,A71,A74……此后以和上述同样的方式相关。参考时钟信号BCLK的脉冲就根据这一组合关系在一个预先规定的周期陆续形成。
在同步电路4的触发器401中，一个输出时钟信号FCLK1响应第一个参考时钟信号BCLK的输入(脉冲A59和B40的组合)从“高”电平变到“低”电平，并且输出时钟信号FCLK1响应后面的参考时钟信号BCLK的输入(脉冲A62和B42的组合)从“低”电平变到“高”电平，此后，“低”电平和“高”电平之间的变化根据参考时钟信号BLCK的输入以和上述同样的方式重复。
相反，在触发器402中，“低”电平和“高”电平之间的变化根据比触发器401中的延迟一个周期之后的参考时钟信号BCLK的输入重复。由于这个原因，从触发器402输出的时钟信号FCLK2形成一个与从触发器401输出的时钟信号FCLK1反向的波形。
此外，如上所述比触发器401中的延迟两个周期之后及比触发器402中的延迟一个周期之后，从触发器402输出的时钟信号FCLK2被输入到触发器403中，在输入时，“1”即“高”电平信号被输出到时钟转换电路5作为一个时钟选择信号CSEL，此后，触发器403使时钟选择信号CSEL保持在高周期直到从转换检测器1接收到一个清除时钟信号FCC为止。
尽管这个时钟选择信号CSEL(处于“高”电平)是被同时输入到时钟转换电路5的“与”门电路504-506的，但是因为执行“与”运算，故只有收到一个输入时钟选择信号SLC2的“与”门电路505让与电路相关的输入时钟源信号CLK2通过。利用这种运算，“或非”门电路507以输入时钟源信号CLK2的形式向系统供应一个时钟信号CLK。
在时钟选择信号CSEL上升之后，这个时钟信号CLK根据图7的例子中的输入时钟源信号CLK2的脉冲B45开始作用，如上所述，根据响应来自系统的请求生成的输入时钟选择信号SLC3执行用于时钟转换的运算。
尽管以上叙述采用的例子是从输入时钟源信号CLK1转到输入时钟源信号CLK2的时钟转换，从输入时钟源信号CLK2转到输入时钟源信号CLK3的时钟转换，以及再从输入时钟源信号CLK3转到输入时钟源信号CLK1的时钟转换，但在从输入时钟源信号CLK3转到输入时钟源信号CLK2的时钟转换的例子中也执行同样的顺序。
正如以上借助实施例所述，转换/保持电路2根据在任何时钟选择信号SLC1-SLC3的变化保持一个时钟的转换次序，参考时钟发生器3根据基于转换次序转换之前和之后的输入时钟源信号生成一个参考时钟信号BCLK，同步电路4使时钟选择信号SLC1-SLC3之中的变化与参考时钟信号BCLK同步以生成一个时钟选择信号CSEL，并且时钟转换电路5在生成时钟选择信号CSEL时执行时钟转换。
由于这个原因，一个要被转换的输入时钟源信号(表示转换后的输入时钟源信号)和一个表示最后的时钟转换的时钟选择信号CSEL是相互同步的，以便能够实现稳定的时钟转换而时钟内没有任何不正常的现象。结果，在依靠时钟转换装置执行时钟转换运算的系统中，对工作不正常和系统降低等等的担心都被消除了，并且由于这个原因，能够实现更高质量的时钟转换。
时钟的转换次序是通过借助转换/保持电路2使用输入时钟选择信号SLC1-SLC3保持的，以便输入时钟源信号各自在转换之前和之后与在时钟转换运算中生成的时钟选择信号转换的同步可以在时钟发生器3中得到可靠的保证。
在参考时钟发生器3中，不管时钟是否通过“或非”门电路301-303转换，参考时钟信号都从多个输入时钟源信号产生，为的是时钟选择信号CSEL备有一些可允许的时间响应同步电路4中转换次序的改变。利用这个特性，就能实现稳定的时钟转换而不需要在时钟转换时延迟任何时间。
参考时钟发生器3通过使用“或非”门电路301-303在输入时钟源信号之间执行一个逻辑和运算获得一个参考时钟信号BCLK，以便时钟宽度可以控制作得更宽些。利用这种运算，可以保证运算稳定性。
在实施例中，尽管已经解释了用在3种输入时钟源信号CLK1-CLK3之间时钟转换的运算，本发明并不局限于3种输入时钟源信号，它适用于使用两种或4种或更多的输入时钟源信号的时钟转换。
虽然本发明为清楚并完整说明起见，就特定实施例进行了叙述，但所附的权利要求书并不因此受限制，而是应当被理解为包括了对于熟悉这一技术的人员可能会出现的、完全属于本文提出的基本理论范围内的一切修改和替代结构。
正如以上关于本发明的叙述，一个参考时钟信号系由转换之前和之后的输入时钟源信号生成，时钟转换与参考时钟信号同步并根据时钟转换运算的时刻控制，使得被转换的输入时钟源信号与时钟转换的时间分配同步，利用这一特性，有可能得到一种时钟转换装置，其中可以实现稳定的时钟转换，且在时钟内没有任何不正常现象。
就本发明来说，时钟的转换次序是根据输入时钟选择信号中的变化保持的，一个参考时钟信号是根据基于转换次序的转换之前和之后的输入时钟源信号生成的，一个时钟选择信号是通过使输入时钟选择信号的变化与参考时钟信号同步生成的，而时钟转换则是在时钟选择信号生成的时刻执行的，这样，一个被转换的输入时钟源信号和一个为转换时钟而最后生成的时钟选择信号是相互同步的，而且利用这种运算，有可能得到一种时钟转换装置，其中可以实现稳定的时钟转换而在时钟内没有任何不正常现象。
就本发明来说，时钟的转换次序是通过使用时钟选择信号保持的，为的是可能得到一种时钟转换装置，其中可以可靠地保证转换之前和之后的输入时钟源信号各自与时钟选择信号同步。
就本发明来说，一个转换前的输入时钟选择信号和一个转换后的输入时钟选择信号都由触发器保持，为的是有可能得到一种时钟转换装置，其中在当前时刻有效的转换次序能够继续被保持到转换次序发生变化为止。
就本发明来说，一个参考时钟信号是根据多个输入时钟源信号生成的，而不考虑时钟是否转换，这样时钟选择信号备有一些允许的时间来响应转换次序的变化，利用这个特性，有可能得到一种时钟转换装置，其中可以实现稳定的时钟转换而不需要在时钟被转换时延迟任何时间。
就本发明来说，一个参考时钟信号是通过输入时钟源信号之间的逻辑和获得的，这样，时钟宽度可以被控制做得更宽，利用这个运算，有可能得到一种时钟转换装置，其中运算的稳定性可以保证。
就本发明来说，有可能得到一种时钟转换装置，其中每两个输入时钟源信号之间的逻辑和可以通过对参考时钟发生器应用一个“或”门电路来运算。
就本发明来说，有可能得到一个时钟转换装置，其中多个输入时钟选择信号之间的变化可以通过应用斩波器电路以一个脉冲波形的形式提取出来。
这个专利申请是基于1997年10月21日归档在日本专利局的No.HEI9-288946日本专利申请，其全部内容引用在此作为参考。
虽然本发明为清楚并完整说明起见，就特定实施例进行了叙述，但所附的权利要求书并不因此受限制，而是应当被理解为包括了对于熟悉这一技术的人员可能会出现的、完全属于本文提出的基本理论范围内的一切修改和替代结构。
权利要求
1．一种用于在多个相互异步且各自具有一个不同相位的输入时钟源信号之间转换时钟的时钟转换装置，包括一个电路，用于在根据一种转换时钟的运算转换所述多个输入时钟源信号之前和之后由输入时钟源信号生成参考时钟信号，同步所述生成的参考时钟信号，以及根据所述转换时钟的运算的时间分配将一个时钟由转换前的所述输入时钟源信号转换为转换后的所述输入时钟源信号。
2．一种用于根据与多个相互异步且各自具有一个不同相位的输入时钟源信号一对一相关的多个输入时钟选择信号转换时钟的时钟转换装置；所述装置包括一个用于根据时钟选择运算检测所述多个输入时钟选择信号之间的变化的转换检测器；一个用于根据所述多个输入时钟选择信号及所述转换检测器检出的变化保持所述多个输入时钟源信号之间转换次序的转换/保持电路；一个用于在根据所述转换/保持电路保持的转换次序转换所述多个输入时钟源信号之前和之后根据输入时钟源信号生成一个参考时钟信号的参考时钟发生器；一个用于使所述转换检测器检出的变化与所述参考时钟发生器生成的参考时钟信号同步，并生成一个在转换后与输入时钟源信号同步的时钟选择信号的同步电路；以及一个用于根据所述同步电路生成的时钟选择信号将时钟由转换前的所述输入时钟源信号转为转换后的输入时钟源信号的时钟转换电路；
3．根据权利要求2的时钟转换装置；其中所述参考时钟发生器总是根据所述多个输入时钟源信号生成一个或多个参考时钟信号，并根据所述转换/保持电路保持的转换次序选择所述一个或多个参考时钟信号的任何一个参考时钟信号。
4．根据权利要求3的时钟转换装置；其中所述参考时钟发生器计算所述多个输入时钟源信号中的每两个输入时钟源信号之间一个逻辑和以生成所述一个或多个参考时钟信号。
5．根据权利要求4的时钟转换装置；其中所述参考时钟发生器包括一个用于计算每两个输入时钟源信号之间的逻辑和的“或”门电路。
6．根据权利要求2的时钟转换装置；其中所述转换/保持电路保持所述多个输入时钟选择信号中的一个转换前的输入时钟选择信号和一个转换后的输入时钟选择信号作为转换次序。
7．根据权利要求6的时钟转换装置；其中所述参考时钟发生器总是根据所述多个输入时钟源信号生成一个或多个参考时钟信号，并根据所述转换/保持电路保持的转换次序选择所述一个或多个参考时钟信号的任何一个参考时钟信号。
8．根据权利要求7的时钟转换装置；其中所述参考时钟发生器计算所述多个输入时钟源信号中的每两个输入时钟源信号之间一个逻辑和以生成所述一个或多个参考时钟信号。
9．根据权利要求8的时钟转换装置；其中所述参考时钟发生器包括一个用于计算每两个输入时钟源信号之间的逻辑和的“或”门电路。
10．根据权利要求6的时钟转换装置；其中所述转换/保持电路包括一个用于保持转换前的一个输入时钟选择信号和转换后的一个输入时钟选择信号的触发器。
11．根据权利要求10的时钟转换装置；其中所述参考时钟发生器总是根据所述多个输入时钟源信号生成一个或多个参考时钟信号，并根据所述转换/保持电路保持的转换次序选择所述一个或多个参考时钟信号的任何一个参考时钟信号。
12．根据权利要求11的时钟转换装置；其中所述参考时钟发生器计算所述多个输入时钟源信号中的每两个输入时钟源信号之间的一个逻辑和以生成所述一个或多个参考时钟信号。
13．根据权利要求12的时钟转换装置；其中所述参考时钟发生器包括一个用于计算每两个输入时钟源信号之间的逻辑和的“或”门电路。
14．根据权利要求2的时钟转换装置；其中所述转换检测器包括一个用于根据所述多个输入时钟选择信号中的变化形成一个脉冲波形的斩波器电路。
全文摘要
一种时钟转换装置,其中时钟转换次序根据一个表示输入时钟选择信号的清除时钟信号的变化保持在转换/保持电路中,一个参考时钟信号根据基于转换次序的转换之前和之后的输入时钟源信号(3个信号中的2个信号)生成在参考时钟发生器中,一个时钟选择信号通过使清除信号与参考时钟信号同步生成在同步电路中,以及在生成时钟选择信号的时刻,时钟转换电路中执行时钟转换。
文档编号H03K17/00GK1215255SQ9811480
公开日1999年4月28日 申请日期1998年6月11日 优先权日1997年10月21日
发明者矶田丰 申请人:富士通株式会社