专利名称：降低信号相位调制的数字控制电路的制作方法
技术领域：
本发明涉及降低信号相位调制(抖动)的数字控制电路。同时可以通过本电路实施脉冲速率变换。
在专业术语中，信号的相位调制通常称作“抖动”。这个抖动大多数是正弦形的，并且通过一个抖动频率和一个抖动幅度确定。
在数字信号处理中拟定，尽可能地没有模拟成分。特别是应当实现，电路完全可以构造在一个没有外围元件的集成电路中。根据技术情况，降低相位调制的电路(抖动衰减器)通常需要外围元件。因此附加产生工艺和温度的依赖性和外围元件的非线性。同时在印刷电路板上消耗多个位置，并且产生较高的费用。已知的抖动衰减器还始终包含模拟电路。因此另外产生工艺依赖性、在抖动衰减响应中的非线性，并且也可能产生谐振问题。
虽然例如已经从US 5 493 243 A1中公开了数字抖动衰减器。可是该衰减器具有一个相对较大的“固有抖动”，也就是说一个系统内在的相位调制。该已知的数字抖动衰减器此外有一个依赖相位差的校正时间间隔和相位差的非时间连续的获得和求值。
从US 5 502 750 A1和US 5 602 882 A1中分别公开了对于接收信号的抖动衰减器。对此在相位比较器之后布置一个正反向计数器。
本发明的任务在于，数字地并且没有使用外围元件地产生一个无相位调制的(消除抖动的)脉冲(时钟)，该脉冲可以精确地跟随频率的动态改变。
根据本发明，通过一个多相位脉冲发生器解决该任务，这个发生器产生一个脉冲的N个相位，该脉冲总计为抖动信号的M倍，并且通过一个具有适合于该脉冲的N个相位的N个输入端和一个提供输出信号的输出端的乘法器解决这个任务，其中输出信号和抖动信号与相位比较器的输入端连接，其输出信号被供给σ-Δ调制器，其输出信号用于控制乘法器。基本上已知σ-Δ调制器。可是迄今在技术情况中这个调制器仅仅用于获得非整数的极小部分的频率。σ-Δ调制器的原理基于相位误差累加。随着每个基本脉冲，重新计算在基本脉冲和由调整所要求的脉冲之间的相位误差并求值。
为了也可以处理较大的相位差，优选，在相位比较器和σ-Δ调制器之间布置一个相位差累加器和一个相位差变换器。
如果在主脉冲和抖动信号之间存在非整数比例，则经过一个另外的用于脉冲速率变换的σ-Δ调制器把抖动信号供给相位比较器的输入端。
对此，为了降低电源消耗和对相位差累加器、相位差变换器与σ-Δ调制器的部件的速度要求优选，通过一个分频器电路降低输出信号，并且已降低的输出信号被供给相位差累加器和σ-Δ调制器。σ-Δ调制器的输出信号经过一个边缘识别电路被供给乘法器和分频器电路，其中由主脉冲输出信号控制控制这个边缘识别电路。
对此特别优选，分频器电路的分频比与输出信号同抖动信号的比一致，可能地在通过另外的σ-Δ调制器的脉冲速率变换之后。
抑制相位调制的σ-Δ调制器可以特别有利的并且简单地作为二进制加法器实施，其对来自相位比较器的值求和，并且加法器的上溢输出和下溢输出可以直接用作校正指令的产生。
相位差累加器主要具有一个用于识别相位探测器的上溢和下溢的电路，其输出端与一个计数器连接，该计数器在每个上溢时向上计数，并且在每个下溢时向下计数。
下面根据在附图中说明的详细阐述本发明。图示
图1根据本发明电路的一个粗略的方框图；图1a图1的电路图的补充变型；图2本电路的相位差累加器的方框图；图3适合于相位调制衰减的σ-Δ调制器的方框图；图4用于脉冲速率变换的σ-Δ调制器的方框图；和图5分频器和乘法器控制电路的方框图。
图1指出了一个根据本发明的数字控制电路的粗略方框图，该电路用于减少信号的相位调制，包括在使用σ-Δ调制器情况下的脉冲速率变换在内。对此一个抖动输入信号SYNC与一个主脉冲MCLK进行比较。后者同时表明该电路的输出信号。已确定的相位差在一个σ-Δ调制器中积分。σ-Δ调制器的原理基于相位误差累加。随着每个基本脉冲重新计算在MCLK和由调整所要求的MCLK之间的相位误差并同时求值。因此应当数字地并且没有使用外围元件地产生一个消除抖动的时钟MCLK，其必须适合于在2.048/1.544MHz的频率范围或多倍的该频率范围内的E1/T1应用。
向该电路10供给一个基准脉冲REF-CLK，该基准脉冲与输入信号SYNC相比有一个任意的并且也任意波动的相位值。在本实施例中，基准脉冲可以有16.384或12.352MHz的频率。该基准脉冲被供给一个多相位脉冲发生器12，其作为环形振荡器实现。该发生器以四个偏移各90度的相位值产生多倍的频率(4×参考时钟)。在多相位脉冲发生器12的输出端上存在四个间隔各90度相位值的、具有65或者49MHz的脉冲信号。这四个信号被供给一个乘法器14，其选择这些信号中的一个，并且把该信号供给一个分频器电路16。该分频器电路16使脉冲速率降低到1/4，并且同时控制把选择信号传递到乘法器的时刻。分频器电路16的结构和功能此外详细说明。
输出信号MCLK被供给一个相位比较器18。这个相位比较器18支配一个另外的、在其上面存在抖动输入信号的SYNC的输入端。如果输入信号SYNC的频率不是频率MCLK的八分之一，则输入信号首先被供给一个σ-Δ调制器20，其使输入信号SYNC的频率匹配于频率MCLK的1/8。这个σ-Δ调制器20此外详细阐述。
相位比较器18确定在主脉冲MCLK和或多或少抖动的SYNC脉冲之间的相位差。相位差化为2π/8间距，也就是说化为间距360°中对45。对此SYNC脉冲输入端地同步于MCLK脉冲。借助于一个计数器可以探测SYNC脉冲的误差。在这种情况下清除所存储的相位差。
相位比较器18的核心部件是一个5位计数器，其随着每个MCLK脉冲减少。随着每个已检波的SYNC边缘8加上当前的计算机状态，结果存储在一个缓冲器中。在二元件说明中存在的缓冲器值体现2π/8间距的相位偏差。因此最大可存储的相位差值总计为16*2π/8＝4π。
可是在实践中，实际出现的相位偏差非常大，可能出现直到+/-280π的偏差。对此始终以没有跳跃的正弦形的抖动曲线为基础。因此扩大相位偏差的探测范围是必需的。这是由此实现的，即在相位比较器18之后附加连接一个相位差累加器22。相位比较器18的一个5位的相位差被供给相位差累加器22的输入端。在相位差累加器22中，相位比较器18的相位差的这个5位值分别与先前的差值进行比较。如果探测一个上溢(从11111变化到00000)，则一个11位计数器206向上计数1，在一个下溢(从00000变化到11111)的情况下计数器206向下计数。同时实施11位计数器206的上溢或者下溢检验。如果存在11位计数器206的上溢或者下溢，则终止加或减。相位差累加器22的11位计数器状态和相位比较器18的5为相位差在相位差累加器22中作为16位值存储，并且在相位差累加器22的输出端上提供使用。
相位差累加器22的电路技术结构在图2中详细说明。相位比较器18的5位基本相位差(相应最大的4π)一次直接并且一次经过一个缓冲器202被供给一个比较器200。同时这个基本相位差被供给一个具有16位总字宽的输出缓冲器204的5个最低值的位。
比较器200支配二个输出端上溢(OV)或者下溢(UR)。这二个输出端与一个11位计数器206的输入端向上计数(INC)和向下计数(DEC)连接。该计数器206的计数器状态转移到输出缓冲器204的11个最高值位。因此在相位差累加器22的输出缓冲器204的输出端上存在16位字长的累加的相位差。相位差累加器22的这个16位的输出值被供给一个相位差变换器24。该相位差变换器从扩展的相位差(16位、二部分)中确定适合于一个另外的σ-Δ调制器26的输入数值。在此使用相位差变换器24，因为σ-Δ调制器26仅仅处理准备好的输入信号的6位。此外其有助于调整电路的调节器特性。对此相位差变换为具有在二部分中6位的频率修改间距(ppm)。为此，首先相位差除以一个可编程的2至256的值。通过这个操作可以改变该P调节器的角频率。根据本发明的电路因此可以适应于不同的系统要求或者标准。接着相位差降低到6位。为此只要总相位差小于+31并且大于-32，已修改的相位差的六个最低值的位未改变地递送给σ-Δ调制器。否则用于σ-Δ调制器26的校正值限制在+31或者-32。
σ-Δ调制器26控制真正的相位调制衰减。因为其确定适合于具有16.384或者12.352MHz的REF-CLK的修改的控制值。这个σ-Δ调制器26的结构在图3中说明。一个10位寄存器302管理在实际MCLK和由调制所希望的MCLK之间的相位差。随着每个脉冲加上寄存器302的内容或者减去该内容的值同在MCLK和由调整所希望的MCLK之间的相位差直接成比例，如果总的增长相位误差足够大，则σ-Δ调制器26引起一个脉冲校正。为此指示器是寄存器溢出。
在本发明的所描述的实施形式中，分频器16和乘法器14可以延长或者缩短REF-CLK脉冲的周期1/16脉冲。这相当于1/16.384MHz的1/16等于3.81ns或者1/12.352MHz的1/16等于5.06ns。在10位寄存器302的所选择数值中，可能总计为1024的相位差，直到发生溢出。也就是说，在寄存器302中1的相位差相当于在脉冲MCLK和所希望的MCLK之间的3.81ns/1.024＝3.73ps的实际相位差。可以通过在累加器上的输入值调整所希望的频率该值越大，在所希望的和实际的MCLK之间的每脉冲的相位偏差越大，累加器溢出越早，脉冲校正越频繁。
应用σ-Δ调制器的优点在于，在由调整所希望的频率的动态改变的情况下，这立即反映在希望累加中。到目前为止合计的、在实际的和所希望的MCLK之间的相位差没有被清除，而是一起直接捆在校正控制中。
所使用的σ-Δ调制器26在一个优选的实施形式中作为二进制加法器实现。随着每个脉冲对处于输入端上的、来自相位差变换器24的值求和。从寄存器302的上溢或下溢中探测校正指令和校正方向，并且进一步传递到分频器16上。在选择分配系数2的情况下在相位差变换器24中得出调整变在MCLK和SYNC之间每2π/4希望偏差的7.6ppm频率改变的比例系数。得出下面的表在E1方式下在时间单元中的相位误差累加器-3.8ns/2 00ns 511+3.8ns/2 1023(最小的校正单元＝在E1中3.8ns/在T1中5.06ns)。
依赖于通过σ-Δ调制器26产生的控制指令COMMAND和DIRECTION如此控制分频器16和乘法器14，即在输出端上存在一个同步于输入信号SYNC的输出信号MCLK。
乘法器14串接四个65/49MHz时钟相位中的一个。分频器16使65/49MHz脉冲除以4，并且依赖于σ-Δ调制器26的输出数值确定必需的65/49MHz脉冲相位。通过串接从一个脉冲相位到最接近的脉冲相位，实现按照4*65.536MHz＝262.144MHz各缩短或者延长3.8ns或者按照4*49.408MHz＝197.632MHz在T1中缩短或者延长各5.06ns。
分频器16的输出信号是一个16.384/12.352MHz脉冲(时钟)，其相对比先前的时钟周期缩短延长或与其相等。固有抖动总计接近0.0078UI。
在图5中再次详细说明了分频器16的结构。来自乘法器的65/49MHz信号被供给一个2位计数器502。其MSB提供信号MCLK，并且同时提供这个时刻，在该时刻清除写寄存器504。这个写寄存器是四位的，始终包含一个1，并且其他只是零。写寄存器的四个输出端有助于控制乘法器14，在该寄存器中分别仅仅这样一个相位从多相位脉冲发生器12中通过乘法器14转接到分频器16上，以1占用其在写寄存器中所分配的位置。通过σ-Δ调制器26的指令DIRECTION和COMMAND实现写寄存器的控制。
功能如下一到达这个“时刻”-信号到写寄存器504，计数器502就为DIRECTION和COMMAND释放输入端。如果COMMAND输入端处于零，则不改变写寄存器504。如果COMMAND输入端有效，则依赖于DIRECTION的状态，1向左或向右偏移一位。
图1a指出了根据本发明电路的一个详细说明的方框图，在该电路中，降低内部工作频率，以便足够维持不太快速的元件。在此脉冲MCLK通过一个另外的分频器30除以8，以致2.048或者1.554MHz的脉冲代替16.384或者12.352MHz的MCLK脉冲。这个脉冲然后作为工作频率被分配给相位差累加器22和σ-Δ调制器26。因此相位差变换器24的工作速度也相应自动地下降。可是在这种情况下用于控制分频器16的σ-Δ调制器26的输出信号必须再上升到16.384或者12.352MHz的额定频率。信号COMMAND和DIRECTION因此用于匹配在一个连接在σ-Δ调制器26和分频器16之间的边缘探测器32上的脉冲MCLK。由信号MCLK控制这个边缘探测器。
本电路应当用于根据E1/T1形式的电路。因此可能出现下面的状况REF-CLK(内部工作频率)＝16.384MHz，SYNC＝2.048或1.544MHz；REF-CLK＝12.352MHz，SYNC＝2.048或1.544MHz。
在这些情况下，在这些情况中SYNC≠1/8REF-CLK，则必须实施2.048的数据传送率转换为1.544NHz上，或相反实施。对此在信号SYNC的输入端和相位比较器18之间连接用于脉冲速率变换的σ-Δ调制器20，比如在图1和1a中说明的。这个σ-Δ调制器的结构在图4中详细说明。对此，以各一个非整数的分频系数的脉冲同步的分频是必需的。
这是如下实现的1.2.048→1.544MHz的变换在这种情况下，在REF-Clock上存在16.384MHz的频率。这相当于2.048NHz的8倍频率。关于SYNC预先确定一个1.544MHz脉冲。适用16.384/1.544＝10.611399。为了实现这个非整数的分频系数，交替选择分频系数10和11。如果使用了这样的除法器，即逻辑判断σ-Δ调制器的“符号”VZ。单元这种情况，在图4中使用如下的值m＝21.5，k＝96.5。
如果σ-Δ调制器的寄存器是负的，则对寄存器加上m+k＝118，在正的情况下加上m-k＝-75，也就是说减去75。为了实现这个非整数的分频系数10.611399，从118/(188+75)中得出除以11的频繁程度；分频系数10的频繁程度得出为75/(118+75)。因此得出总的分频系数为11*118(118+75)+10*75(118+75)＝10.611399。
2.对于1.544→2.048MHz的相反的转换适合REF-CLK＝12.352MHz；SYNC＝2.048MHz。因此得出12.352/2.048＝6.03125也必须交替除以6和7。为此，在这种情况下选择m＝-45和k＝48。因此适合如果寄存器是负的，则加上m+k＝3，否则加上m-k＝-93，也就是减去93。
为了进一步简化电路，间接在相位比较器18中实施分频，对于脉冲速率变换来说，用系数10和11或者6和7代替在已知SYNC边缘的情况下此外加上累加器的相加系数8。σ-Δ调制器20仅仅如此选择数字，其在相位比较器18中必须分别相加。
如果MCLK和SYNC是整数倍，则σ-Δ调制器20不工作，并且在相位比较器中始终加上8。
通过所说明的本发明的实施形式，根据一个P调节器特性以20db/十进制衰减SYNC信号的接收抖动。
因此本发明能够有如下优点-线性的抖动衰减-独立于当前相位差的校正间隔
-时间连续地求得和分析相位差-比以前的数字方案高的动态-在极限情况下较高准确度-最佳的抖动降低比例-非常低的电路内在的抖动-不需要外围元件-不需要模拟电路-在一个IC(小的硅区域)上较小的位置需求-较小的功率消耗-能够使用廉价的频率合成器。
权利要求
1.降低信号(SYNC)的相位调制的数字控制电路，具有一个多相位脉冲发生器(12)，其产生一个脉冲(REF-CLK)的n个相位，该脉冲为信号(SYNC)的m倍，并且具有一个乘法器(14)，其具有适合于该脉冲(REF-CLK)的n个相位的n个输入端和一个输出端，其提供输出信号(MCLK)，其中输出信号(MCLK)和信号(SYNC)与相位比较器(18)的输入端连接，其特征在于，相位比较器的输出信号被供给一个σ-Δ调制器(26)，其输出信号(command，direction)用于控制乘法器(14)。
2.按照权利要求1的电路，其特征在于，在相位比较器(18)和σ-Δ调制器(26)之间布置一个相位差累加器(22)和一个相位差变换器(24)。
3.按照权利要求1或2的电路，其特征在于，信号(SYNC)经过一个另外的用于脉冲速率变换的σ-Δ调制器(20)被供给相位比较器(18)的相应输入端。
4.按照权利要求1至3之一的方法，其特征在于，σ-Δ调制器(26)的输出信号(command，direction)经过一个边缘识别电路(32)被供给乘法器(14)，由输出信号(MCLK)控制该边缘识别电路。
5.按照权利要求4的电路，其特征在于，输出信号(MCLK)被供给分频器电路(30)，其输出信号控制相位差累加器(22)和σ-Δ调制器(26)。
6.按照权利要求5的电路，其特征在于，分频器电路(30)的分频比与输出信号(MCLK)同信号(SYNC)的比一致，可能的情况是在通过另外的σ-Δ调制器(20)的脉冲速率变换之后。
7.按照上述权利要求之一的电路，其特征在于，σ-Δ调制器(26)作为二进制加法器实施，其对来自相位比较器(18)的值进行求和，并且加法器的上溢或者下溢用于产生校正指令(command，direction)。
8.按照权利要求2至7之一的电路，其特征在于，相位差累加器电路(22)具有一个用于识别相位探测器(18)的上溢或者下溢的电路(200)，其输出端与计数器(206)连接，该计数器在每个上溢的情况下向上计数，并且在每个下溢的情况下向下计数。
9.按照权利要求1至8之一的电路，其特征在于，分别选择m和n的值为4。
全文摘要
降低信号(SYNC)相位调制的数字控制电路,具有一个多相位脉冲发生器(12),其产生一个脉冲(REF－CLK)的n个相位,该脉冲总计为信号(SYNC)的m倍,并且具有一个乘法器(14),其具有适合于该脉冲(REF－CLK)的n个相位的n个输入端和一个输出端,该输出端提供输出信号(MCLK),其中输出信号(MCLK)和信号(SYNC)与一个相位比较器(18)的输入端连接,其输出信号被供给一个σ－△调制器(26),其输出信号(command,direction)用于控制乘法器(14)。一个抖动的输入信号(SYNC)在相位比较器中与一个主脉冲(MCLK)比较。已确定的相位差在σ－△调制器中积分。电路的目的是数字地并且没有使用外围元件地产生一个消除抖动的时钟。通过该电路,根据P调节器特性以20db/十进制衰减SYNC信号的抖动。
文档编号H03L7/093GK1288621SQ99802240
公开日2001年3月21日 申请日期1999年1月18日 优先权日1998年1月20日
发明者A·皮策尔, T·欣兹 申请人:因芬尼昂技术股份公司