一种多路时钟缓冲器的制造方法
【技术领域】
[0001]本发明属于时钟电路技术领域，尤其涉及一种多路时钟缓冲器。
【背景技术】
[0002]在现有的时钟缓冲器架构中，普遍采用单一的时钟缓冲电路对时钟发生器所输出的时钟信号进行缓冲处理后输出，以达到提高时钟发生器的驱动能力的作用。然而，上述现有的时钟缓冲器只能输出一路时钟信号，无法同时驱动多个负载，且如果多个负载对时钟信号的频率要求不同，则现有的时钟缓冲器又无法对时钟信号进行分频处理和多路开关选通以达到为多个负载提供频率不同的时钟信号的目的。因此，现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
【发明内容】
[0003]本发明的目的在于提供一种多路时钟缓冲器，旨在解决现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
[0004]本发明是这样实现的，一种多路时钟缓冲器，所述多路时钟缓冲器包括主缓冲单元以及η个时钟分频电路；
[0005]所述主缓冲单元的输入端接入时钟信号，电源端接直流电源，接地端接地，所述主缓冲单元将所述时钟信号进行缓冲处理后输出；
[0006]所述η个时钟分频电路包括第I个时钟分频电路至第η个时钟分频电路，所述第I个时钟分频电路至所述第η个时钟分频电路从所述主缓冲单元的输出端获取所述时钟信号，所述第I个时钟分频电路输出与所述时钟信号相同频率的第I个时钟信号，第2个时钟分频电路至所述第η个时钟分频电路分别按照预设的分频系数对所述时钟信号进行分频处理后输出第2个时钟信号至第η个钟信号，η为大于I的正整数；
[0007]所述η个时钟分频电路中的每个时钟分频电路均包括一个开关单元和一个缓冲单元，所述第2个时钟分频电路至所述第η个时钟分频电路中的每个时钟分频电路均包括分频单元，所述第2个时钟分频电路包含一个分频单元，第η个时钟分频电路所包含的分频单元的数量是第η-1个时钟分频电路所包含的分频单元的数量的2倍；
[0008]所述开关单元的输入端连接所述主缓冲单元的输出端，所述开关单元的控制端接入开关控制信号，所述开关单元根据所述开关控制信号控制每个时钟分频电路的通断；
[0009]所述分频单元用于对时钟信号进行分频处理；
[0010]所述缓冲单元用于对时钟信号进行缓冲处理并输出；
[0011]在所述第I个时钟分频电路中，缓冲单元的输入端连接开关单元的输出端；在所述第2个时钟分频电路至所述第η个时钟分频电路中，每个时钟分频电路所包含的一个或多个分频单元连接于开关单元的输出端与缓冲单元的输入端之间；
[0012]在所述第2个时钟分频电路中，分频单元的输入端和输出端分别连接开关单元的输出端和缓冲单元的输入端；
[0013]在所述第η个时钟分频电路中，从开关单元的输出端开始，多个分频单元依次串联连接至缓冲单元的输入端；
[0014]在所述第2个时钟分频电路至所述第η个时钟分频电路中，每一个时钟分频电路中的开关单元的电源端、缓冲单元的电源端及分频单元的电源端均连接所述直流电源，开关单元的接地端、缓冲单元的接地端及分频单元的接地端均接地。
[0015]本发明提供了一种多路时钟缓冲器，其包括主缓冲单元和η个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余η-1个时钟分频电路由其所包含的分频单元分别按照不同的分频系数对时钟信号进行分频处理，且η个时钟分频电路中的每个时钟分频电路均包含有开关单元和缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号，解决了现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
【附图说明】
[0016]图1是本发明实施例提供的多路时钟缓冲器的结构图；
[0017]图2是本发明另一实施例提供的多路时钟缓冲器的结构图；
[0018]图3是本发明实施例提供的多路时钟缓冲器所涉及的主缓冲单元的示例电路结构图；
[0019]图4是本发明实施例提供的多路时钟缓冲器所涉及的开关单元的示例电路结构图；
[0020]图5是本发明实施例提供的多路时钟缓冲器所涉及的缓冲单元的示例电路结构图；
[0021]图6是本发明实施例提供的多路时钟缓冲器所涉及的分频单元的示例电路结构图；
[0022]图7是对应图1所示的多路时钟缓冲器的实例结构示意图；
[0023]图8是对应图2所示的多路时钟缓冲器的实例结构示意图。
【具体实施方式】
[0024]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0025]图1示出了本发明实施例提供的多路时钟缓冲器的结构，为了便于说明，仅示出了与本发明相关的部分，详述如下:
[0026]本发明实施例提供的多路时钟缓冲器包括主缓冲单元100以及η个时钟分频电路。
[0027]主缓冲单元100的输入端接入时钟信号CLK_IN，电源端接直流电源VDD，接地端接地VSS，主缓冲单元100将时钟信号CLK_IN进行缓冲处理后输出。
[0028]η个时钟分频电路(C1?Cn)包括第I个时钟分频电路Cl至第η个时钟分频电路Cn,第I个时钟分频电路C1至第η个时钟分频电路Cn从主缓冲单元100的输出端获取时钟信号CLK_IN，第I个时钟分频电路C1输出与时钟信号CLK_IN相同频率的第I个时钟信号CLK_0UT1，第2个时钟分频电路C2至第η个时钟分频电路Cn分别按照预设的分频系数对时钟信号CLK_IN进行分频处理后输出第2个时钟信号CLK_OUT2至第η个钟信号CLK_OUTn，η为大于I的正整数。
[0029]η个时钟分频电路(C1?Cn)中的每个时钟分频电路均包括一个开关单元200和一个缓冲单元300，第2个时钟分频电路C2至第η个时钟分频电路Cn中的每个时钟分频电路均包括分频单元400，第2个时钟分频电路C2包含一个分频单元400，第η个时钟分频电路Cn所包含的分频单元的数量是第η-1个时钟分频电路所包含的分频单元的数量的2倍。
[0030]开关单元200的输入端连接主缓冲单元100的输出端，开关单元200的控制端接入开关控制信号ΕΝ，开关单元200根据开关控制信号控制每个时钟分频电路的通断。
[0031]分频单元400用于对时钟信号进行分频处理。
[0032]缓冲单元300用于对时钟信号进行缓冲处理并输出。
[0033]在第I个时钟分频电路C1中，缓冲单元300的输入端连接开关单元200的输出端；在第2个时钟分频电路C2至第η个时钟分频电路Cn中，每个时钟分频电路所包含的一个或多个分频单元400连接于开关单元200的输出端与缓冲单元300输入端之间。
[0034]在第2个时钟分频电路C2中，分频单元400的输入端和输出端分别连接开关单元200的输出端和缓冲单元300的输入端。
[0035]在第η个时钟分频电路Cn中，从开关单元200的输出端开始，多个分频单元400依次串联连接至缓冲单元300的输入端。
[0036]在η个时钟分频电路中，开关单元200的控制端接入开关控制信号，且每个时钟分频电路中的开关单元200所接入的开关控制信号可相同或不同，开关控制信号是否相同可根据具体需要驱动的负载数量和频率需求类型确定。
[0037]在第2个时钟分频电路C2至第η个时钟分频电路Cn中，每个时钟分频电路中的开关单元200的电源端、缓冲单元300的电源端及分频单元400的电源端均连接直流电源VDD,开关单元200的接地端、缓冲单元300的接地端及分频单元400的接地端均接地VSS。
[0038]另外，在本发明另一实施例中，如图2所示，当η不小于3时，在多路时钟缓冲器的第3个时钟分频电路C3至第η个时钟分频电路Cn中，对于包含有多个分频单元400的时钟分频电路，当多个分频单元400的数量为m，且m为大于I的正整数时，每相邻两个分频单元400之间还串接有一个开关单元200，该开关单元200的输入端和输出端分别连接每相邻两个分频单元400中的前一个分频单元400的输出端和后一个分频单元400的输入端，并且在第I个分频单元400至第m-Ι个分频单元400中，每个分频单元400的输出端与缓冲单元300的输入端之间均连接有一个开关单元200，该开关单元200的输入端和输出端分别连接所述每个分频单元400的输出端和缓冲单元300的输入端，该开关单元200的电源端和接地端分别连接直流电源VDD和地VSS，该开关单元的控制端接入开关控制信号EN。
[0039]进一步地，如图3所示，主缓冲单元100包括:
[0040]第一PMOS 管 P1、第二 PMOS 管 P2、第三 PMOS 管 P3、电阻 R1、第一 NMOS 管 N1、第二NMOS管N2以及第三NMOS管N3 ；
[0041]第一 PMOS管Pl的栅极与电阻Rl的第一端及第一 NMOS管NI的栅极的共接点作为主缓冲单元100的输入端，第一 PMOS管Pl的源极与第二 PMOS管P2的源极以及第三PMOS管P3的源极