一种超大面阵cmos相机多路高速信号的同步时钟系统的制作方法
【技术领域】
[0001] 本发明设及一种信号同步时钟系统，尤其适用于航天遥感卫星大面阵CMOS图像 传感器相机系统的图像数据传输。
【背景技术】
[0002] 随着遥感用户对高分辨率连续侦察监视需求的日趋增强，大面阵CMOS传感器在 高轨遥感卫星中的应用优势已经逐渐凸显。由于大面阵CMOS传感器可同时输出多路高速 图像信号，因此给数据传输提出了更高的要求。多路高速信号的同时传输需要采用多片高 速数传巧片，但过多的巧片数量将使得巧片布局无法紧凑，从而不可避免的出现远距离传 输问题，该会使得普通的由FPGA传输过来的时钟占空比发生变化，而时钟线穿过板内多个 器件还会引起抖动增大。
[0003] 同时，随着遥感卫星有效载荷技术的不断发展，W及遥感卫星所面临的越来越复 杂的功能，提高星上图像采集数据量和数据传输速率的要求也已经成为一个趋势。很多高 速数传巧片对数据同步时钟的占空比、时钟抖动等各项指标的要求都很高。而太空环境又 会对大于等于lOOMHz的时钟质量造成一定的恶化。太空中的温度变化、福射和剧烈震动都 有可能会让时钟的占空比失真、抖动增大。面对如此多的限制因素和环境制约，提高时钟稳 定度显得越来越重要。
[0004] 传统的地面设备时钟产生只是由FPGA将晶振输入的工作时钟经过内部的DCM后 分配输出，更精确稳定的时钟可W采用DCM+P化功能的IP核来产生。然而由于航天产品对 抗福射、耐高低温等指标的严格要求，传统使用的FPGA产品等级无法适用于航天产品，而 目前可用的FPGA产品又不具备化L功能。因此需要设计一种符合宇航标准的时钟系统来 解决该一问题。
[0005] 专利CN203563034U提出了一种可减小过冲和抖动的时钟占空比校正电路，该发 明使用的是DCC延迟链，其电路设计不适用于本发明应用的领域。专利CN102882623A提出 了一种基于FPGA的可配置的时钟频率合成装置，该种装置可W产生各种频率的时钟信号， 但由于产生的时钟信号都是同源的，其信号的占空比和抖动都主要取决于晶振提供给FPGA 的时钟质量，因此并不能减小抖动，也无法控制占空比。
【发明内容】
[0006] 本发明解决的技术问题是；克服现有技术的不足，提供了一种超大面阵CMOS相机 多路高速信号的同步时钟系统，可W为航天多路高速遥感图像信号的同时传输提供高稳定 度的同步时钟。
[0007] 本发明的技术解决方案是；一种超大面阵CMOS相机多路高速信号的同步时钟系 统，包括工作晶振、参考晶振、T个压控晶振、可编程逻辑器件FPGA、T个带锁相环功能的时 钟管理巧片、T个环路滤波器，T为正整数，其中：
[000引工作晶振；为可编程逻辑器件FPGA提供工作时钟；
[0009] 可编程逻辑器件FPGA;w工作晶振的工作时钟为基准，从CMOS图像传感器接收 T*R路图像数据，R为正整数，同时产生T个分频控制量Pt并分别送至T个时钟管理巧片， 每一个分频控制量Pt对应一个时钟管理巧片；从T个时钟管理巧片获取T路数据同步时 钟，利用每一路数据同步时钟将接收到图像数据中的R路输出给外部的与该路数据同步时 钟对应的R个数传巧片，每一路图像数据对应一个数传巧片；
[0010] 时钟管理巧片：共有T个，每一个时钟管理巧片与一个参考晶振、压控晶振构、环 路滤波器构成一个锁相环；对于每一个锁相环，根据输入的分频控制量Pt，对压控晶振的输 出频率进行Pt分频，产生R+1路数据同步时钟，其中R路数据同步时钟分别送至与该时钟 管理巧片对应的外部R个数传巧片，剩余的一路数据同步时钟送至可编程逻辑器件FPGA;
[0011] 参考晶振：为T个时钟管理巧片产生同源的参考时钟；
[0012] 压控晶振；共有T个，根据对应的时钟管理巧片输出的电荷累信号产生相应相位 的时钟信号，并反馈至时钟管理巧片；
[0013] 环路滤波器；共有T个，滤除所述电荷累信号的高频部分，滤波之后的电压信号控 制压控晶振的振荡频率。
[0014] 所述的R> 2,并且T> 2。所述的R+1路数据同步时钟的频率不小于100M。所述 的环路滤波器为=阶的无源低通滤波器。
[0015] 本发明与现有技术相比的优点在于：
[0016] (1)本发明利用时钟管理巧片与参考晶振、压控晶振和环路滤波器组成一个锁相 环，通过FPGA的控制可W给系统提供相位稳定的高速时钟；
[0017] (2)本发明中时钟系统可W拓展为同时使用T个时钟管理巧片、压控晶振和环路 滤波器，采用一个参考晶振输出同源参考频率，该样可W输出T*R路相位一致的同步时钟， 解决多路信号的时钟同步问题；
[0018] (3)本发明中采用时钟管理巧片为FPGA提供工作时钟代替由外部晶振直接提供 给工作时钟，用对应的时钟处理相应的图像数据，可W保证FPGA的输出时钟和数据相位的 完全同步；
[0019] (4)本发明中采用时钟管理巧片可W灵活调整时钟与数传巧片的位置关系，减小 传输距离，同时由于时钟管理巧片驱动能力大，因此不易发生占空比变化。该样解决了多路 高速信号同时传输所面临的由于巧片数量增多而带来的一系列电路板设计布局布线的问 题，从而避免了远距离传输使得普通的由FPGA传输过来的时钟占空比发生变化，时钟线穿 过板内多个器件引起抖动增大的问题；
[0020] (5)本发明中的环路滤波器采用S阶的无源环路滤波器，相比二阶滤波器可W较 好的降低基准频率馈通带来的纹波；相比有源滤波器可W简化设计和成本，并且避免有源 结构中的有源器件部分带来额外的环路的噪声，从而控制压控晶振可W产生稳定的反馈参 考时钟，提高整个同步时钟系统产生高速时钟信号的稳定度。
【附图说明】
[0021] 图1为本发明系统的组成原理图；
[0022] 图2为时钟管理巧片的内部结构图；
[0023] 图3为S阶环路滤波器的电路图；
[0024] 图4为本发明系统的一种具体应用