一种基于晶体管级的与/异或门电路的制作方法
【技术领域】
[0001] 本发明设及一种复合口电路，尤其是一种基于晶体管级的与/异或口电路。
【背景技术】
[0002] 随着集成电路工艺尺寸的不断缩小和设计技术的快速发展，集成电路朝着更大规 模、更复杂的趋势发展，功耗已经成为集成电路发展面临的严峻挑战之一。目前，几乎所有 电路的设计方法均采用基于由"与"、"或"、"非"运算集为基础的布尔炬oolean)逻辑，可称 之为传统布尔（TraditionalBoolean,简称TB)逻辑。可W认为，当今集成电路设计所面临 挑战的部分原因是传统布尔逻辑本身的局限性。实际上，数字电路既可W用基于"与或非" 的传统布尔逻辑实现，也可W用基于"与/异或（AND/X0R)"的Reed-Muller(RM)逻辑实现。
[0003] 延时、功耗和功耗-延时积是体现复合口电路性能的主要=个因素，优化该=个 因素可W优化复合口电路的性能从而提高整体系统的性能，其中，功耗-延时积为功耗和 延时的乘积，单位为焦耳，因此功耗-延时积是能量的衡量，可W作为一个开关器件性能的 度量。较之于传统布尔逻辑，大约50%的电路采用RM逻辑可在面积、速度、功耗及功耗-延 时积等性能上得到显著改进。早期，由于工艺水平的原因，基于M逻辑的集成电路设计应 用受到一定的限制。近年来，关于与/异或口电路结构的研究，虽然已突破采用与口和异或 口级联而成的传统电路结构，提出新型的基于晶体管级设计的与/异或口电路结构，但是 仍存在延时长、功耗高等问题。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种在确保具有正确逻辑功能的前提下，延时 短、功耗低且功耗-延时积小的基于晶体管级的与/异或口电路。
[0005] 本发明解决上述技术问题所采用的技术方案为；一种基于晶体管级的与/异或口 电路，包括第一传输口逻辑模块、第二传输口逻辑模块和互补CMOS逻辑模块，第一传输口 逻辑模块包括第四PM0S管P4、第^;：PM0S管口7、第四NM0S管M和第^;：NM0S管N7,第二传 输口逻辑模块包括第五PM0S管P5、第六PM0S管P6、第五NM0S管N5和第六NM0S管N6,互 补CMOS逻辑模块包括第一PM0S管P1、第二PM0S管P2、第SPM0S管P3、第八PM0S管P8、 第一NM0S管N1、第二NM0S管N2、第SNM0S管N3和第八NM0S管N8,第一PM0S管P1的源 极、第二PM0S管P2的源极、第SPM0S管P3的源极及第八PM0S管P8的源极均与外部电源 电压输入端连接，第一PM0S管P1的栅极用于输入第一输入信号，第一PM0S管P1的栅极分 别与第一NM0S管N1的栅极、第四PM0S管P4的栅极及第五NM0S管N5的栅极连接，第一 PM0S管P1的漏极分别与第一NM0S管N1的漏极、第四NM0S管M的栅极及第五PM0S管P5 的栅极连接，第一NM0S管N1的源极、第二NM0S管N2的源极、第=NM0S管N3的源极及第 八NM0S管N8的源极均接地，第二PM0S管P2的栅极用于输入第二输入信号，第二PM0S管 P2的栅极分别与第二NM0S管N2的栅极、第六NM0S管N6的栅极及第^;：PM0S管P7的栅极 连接，第二PM0S管P2的漏极分别与第二NM0S管N2的漏极、第六PM0S管P6的栅极及第^;： NMOS管N7的栅极连接，第=PMOS管P3的栅极用于输入第=输入信号，第=PMOS管P3的 栅极分别与第=NM0S管N3的栅极、第五PM0S管P5的源极及第五NM0S管N5的漏极连接， 第SPM0S管P3的漏极分别与第SNM0S管N3的漏极、第四PM0S管P4的源极、第四NM0S管 M的漏极、第^;：PM0S管P7的源极及第^;：NM0S管N7的漏极连接，第四PM0S管P4的漏极分 别与第四NM0S管M的源极、第六PM0S管P6的漏极、第六NM0S管N6的源极、第^;：PM0S管 P7的漏极、第^；：NM0S管N7的源极、第八PM0S管P8的栅极及第八NM0S管N8的栅极连接， 第五PM0S管P5的漏极分别与第五NM0S管N5的源极、第六PM0S管P6的源极及第六NM0S 管N6的漏极连接，第八PM0S管P8的漏极与第八NM0S管N8的漏极连接，第八PM0S管P8 的漏极用于输出整体电路输出信号。
[0006] 所述的外部电源电压输入端的输入电压为1. 2V。
[0007] 与现有技术相比，本发明的优点在于通过服PICE仿真验证，本发明的电路逻辑功 能正确，在互补CMOS逻辑模块中，第一PM0S管与第一NM0S管组成第一反相器，第二PM0S 管和第二NM0S管组成第二反相器，第=PM0S管和第=NM0S管组成第=反相器，第一反相 器、第二反相器和第=反相器依次对第一输入信号、第二输入信号和第=输入信号进行反 相，第八PM0S管和第八NM0S管组成第四反相器，用于对第一传输口逻辑模块及第二传输口 逻辑模块的输出信号进行反相；第一传输口逻辑模块及第二传输口逻辑模块不但大大减小 了短路功耗，而且减小了第四反相器的亚阔功耗，最终使电路的整体功耗得到有效地减小； 第一反相器、第二反相器、第=反相器及第四反相器该四个反相器增强了电路的整体驱动 能力；本发明的电路结构简单而且较为对称，便于版图的布局。
【附图说明】
[0008] 图1为本发明的电路结构示意图； 图2为由CMOSAND口与CMOS结构X0R口级联得到的电路结构示意图； 图3为由CMOSAND口与经典的FTL结构X0R口级联得到的电路结构示意图； 图4为传统的基于晶体管级设计的AND/X0R口电路结构示意图。
【具体实施方式】
[0009] W下结合附图实施例对本发明作进一步详细描述。
[0010] 一种基于晶体管级的与/异或口电路，包括第一传输口逻辑模块、第二传输口逻 辑模块和互补CMOS逻辑模块，第一传输口逻辑模块包括第四PM0S管P4、第走PM0S管P7、 第四NM0S管M和第^;：NM0S管N7,第二传输口逻辑模块包括第五PM0S管？5、第六PM0S管 P6、第五NM0S管N5和第六NM0S管N6,互补CMOS逻辑模块包括第一PM0S管P1、第二PM0S 管P2、第SPM0S管P3、第八PM0S管P8、第一NM0S管N1、第二NM0S管N2、第SNM0S管N3 和第八NM0S管N8,第一PM0S管P1的源极、第二PM0S管P2的源极、第SPM0S管P3的源极 及第八P