M0S管P8的源极均与外部电源电压输入端连接，外部电源电压输入端的输入电压 为1. 2V，第一PM0S管P1的栅极用于输入第一输入信号，第一PM0S管P1的栅极分别与第 一NM0S管N1的栅极、第四PM0S管P4的栅极及第五NM0S管N5的栅极连接，第一PM0S管 P1的漏极分别与第一NM0S管N1的漏极、第四NM0S管M的栅极及第五PM0S管P5的栅极 连接，第一NM0S管N1的源极、第二NM0S管N2的源极、第SNM0S管N3的源极及第八NM0S 管N8的源极均接地，第二PMOS管P2的栅极用于输入第二输入信号，第二PMOS管P2的栅 极分别与第二NM0S管N2的栅极、第六NM0S管N6的栅极及第^;：PM0S管P7的栅极连接，第 二PMOS管P2的漏极分别与第二NM0S管N2的漏极、第六PMOS管P6的栅极及第^;：NM0S管 N7的栅极连接，第=PMOS管P3的栅极用于输入第=输入信号，第=PMOS管P3的栅极分别 与第=NM0S管N3的栅极、第五PMOS管P5的源极及第五NM0S管N5的漏极连接，第=PMOS 管P3的漏极分别与第SNM0S管N3的漏极、第四PMOS管P4的源极、第四NM0S管M的漏 极、第^；：PMOS管P7的源极及第^;：NM0S管N7的漏极连接，第四PMOS管P4的漏极分别与第 四NM0S管M的源极、第六PMOS管P6的漏极、第六NM0S管N6的源极、第^;：PMOS管P7的 漏极、第^；：NM0S管N7的源极、第八PMOS管P8的栅极及第八NM0S管N8的栅极连接，第五 PMOS管P5的漏极分别与第五NM0S管N5的源极、第六PMOS管P6的源极及第六NM0S管N6 的漏极连接，第八PMOS管P8的漏极与第八NM0S管N8的漏极连接，第八PMOS管P8的漏极 用于输出整体电路输出信号。
[0011] 为了比较本发明所提出的基于晶体管级的与/异或口电路在55nmCMOS工艺下， 相对于具有相同逻辑功能的W下S种电路：由CMOSAND口与CMOS结构X0R口级联得到的 电路、由CMOSAND口与经典的FTL结构X0R口级联得到的电路及已有的基于晶体管级设 计的AND/X0R口电路，在一个工作周期内的功耗、延时及功耗-延时积，使用电路仿真工具 服PICE在输入信号频率为1GHZ、PMOS管的W/L取值为240nm/60nm、NM0S管的W/L取值为 120nm/60皿、外部电源电压输入端的输入电压为1. 2V的条件下，对W上四种电路结构在一 个工作周期内的功耗、延时及功耗-延时积进行了仿真比较分析。
[0012] 表1在55nmCMOS工艺下本发明的电路结构在一个工作周期内的功耗、延时、功 耗-延时积与其他=种电路结构的比较
【主权项】
1. 一种基于晶体管级的与/异或门电路，其特征在于包括第一传输门逻辑模块、第二 传输门逻辑模块和互补CMOS逻辑模块，所述的第一传输门逻辑模块包括第四PMOS管、第 七PMOS管、第四NMOS管和第七NMOS管，所述的第二传输门逻辑模块包括第五PMOS管、第 六PMOS管、第五NMOS管和第六NMOS管，所述的互补CMOS逻辑模块包括第一 PMOS管、第二 PMOS管、第三PMOS管、第八PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管和第八NMOS 管，所述的第一 PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极及所 述的第八PMOS管的源极均与外部电源电压输入端连接，所述的第一 PMOS管的栅极用于输 入第一输入信号，所述的第一 PMOS管的栅极分别与所述的第一 NMOS管的栅极、所述的第四 PMOS管的栅极及所述的第五NMOS管的栅极连接，所述的第一 PMOS管的漏极分别与所述的 第一 NMOS管的漏极、所述的第四NMOS管的栅极及所述的第五PMOS管的栅极连接，所述的 第一 NMOS管的源极、所述的第二NMOS管的源极、所述的第三NMOS管的源极及所述的第八 NMOS管的源极均接地，所述的第二PMOS管的栅极用于输入第二输入信号，所述的第二PMOS 管的栅极分别与所述的第二NMOS管的栅极、所述的第六NMOS管的栅极及所述的第七PMOS 管的栅极连接，所述的第二PMOS管的漏极分别与所述的第二NMOS管的漏极、所述的第六 PMOS管的栅极及所述的第七NMOS管的栅极连接，所述的第三PMOS管的栅极用于输入第三 输入信号，所述的第三PMOS管的栅极分别与所述的第三NMOS管的栅极、所述的第五PMOS 管的源极及所述的第五NMOS管的漏极连接，所述的第三PMOS管的漏极分别与所述的第三 NMOS管的漏极、所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第七PMOS 管的源极及所述的第七NMOS管的漏极连接，所述的第四PMOS管的漏极分别与所述的第四 NMOS管的源极、所述的第六PMOS管的漏极、所述的第六NMOS管的源极、所述的第七PMOS管 的漏极、所述的第七NMOS管的源极、所述的第八PMOS管的栅极及所述的第八NMOS管的栅 极连接，所述的第五PMOS管的漏极分别与所述的第五NMOS管的源极、所述的第六PMOS管 的源极及所述的第六NMOS管的漏极连接，所述的第八PMOS管的漏极与所述的第八NMOS管 的漏极连接，所述的第八PMOS管的漏极用于输出整体电路输出信号。
2. 根据权利要求1所述的一种基于晶体管级的与/异或门电路，其特征在于所述的外 部电源电压输入端的输入电压为I. 2V。
【专利摘要】本发明公开了一种基于晶体管级的与/异或门电路，特点是包括第一传输门逻辑模块、第二传输门逻辑模块和互补CMOS逻辑模块；优点是在互补CMOS逻辑模块中，第一PMOS管与第一NMOS管组成第一反相器，第二PMOS管和第二NMOS管组成第二反相器，第三PMOS管和第三NMOS管组成第三反相器，第八PMOS管和第八NMOS管组成第四反相器，第一传输门逻辑模块及第二传输门逻辑模块不但减小了短路功耗，而且降低了第四反相器的亚阈功耗，使电路的整体功耗得到减小；四个反相器增强了电路的整体驱动能力；本发明的电路结构简单而且较为对称，便于版图的布局。
【IPC分类】H03K19-20
【公开号】CN104836570
【申请号】CN201510228963
【发明人】夏银水, 阳媛, 梁浩, 钱利波, 李道通
【申请人】宁波大学
【公开日】2015年8月12日
【申请日】2015年5月7日