DOWN脉冲，并且向控制级提供与UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号。在该方法中，控制级可响应于第一模拟存储控制信号和第二模拟存储控制信号，向受控振荡器的第二控制输入提供第二模拟控制信号。该方法可进一步包括响应于第一模拟控制信号和至第二控制输入的第二模拟控制信号，通过所述受控振荡器输出具有所需振荡频率的输出信号。
[0029]该方法也包括在相应循环中并且分别响应于第一模拟存储控制信号和第二模拟存储控制信号，对控制级存储元件连续充电和复位，或放电和复位；并且分别响应于由存储元件执行的充电循环或放电循环数，来增加或降低数字计数器的计数器值。该方法也包括将计数器的数字计数器值转换成控制电流；将表示相应两个存储元件的相应充电/放电状态的电流和控制电流叠加；以及向受控振荡器提供叠加电流，作为到第二控制输入的第二模拟控制信号。
[0030]本发明第二方面的另外实施例提供用于操作锁相回路的方法。该方法可包括在相位频率检测器处接收反馈时钟和参考时钟；并且响应于在反馈时钟和参考时钟之间的相位和/或频率差，提供用于控制受控振荡器振荡频率的UP脉冲和DOWN脉冲。UP脉冲和DOWN脉冲可在第一电荷泵处接收，第一电荷泵向受控振荡器的第一控制输入提供来自第一电荷泵的第一模拟控制信号，以控制其振荡频率。另外根据本方法，UP脉冲和DOWN脉冲可在第二电荷泵处接收。该方法也可包括向控制级提供与UP脉冲和DOWN脉冲对应的第一模拟存储控制信号和第二模拟存储控制信号；并且响应于第一模拟存储控制信号和第二模拟存储控制信号，通过所述控制级向受控振荡器的第二控制输入提供第二模拟控制信号，以控制其振荡频率。根据本方法，响应于第一模拟控制信号和至第二控制输入的第二模拟控制信号，受控振荡器可以输出具有所需振荡频率的输出信号。
[0031]该方法也可包括在第一电荷泵和/或第二电荷泵处接收受控振荡器的输出信号，以及使用受控振荡器的输出信号用于工艺-电压-温度补偿。
【附图说明】
[0032]图1示出PLL的传统结构，
[0033]图2示出包括根据本发明示例实施例的PLL的电子装置的简化框图，
[0034]图3示出根据本发明示例实施例的受控振荡器的电路图，
[0035]图4示出根据本发明示例实施例具有两个存储单元、计数器和DAC的控制级的电路图，
[0036]图5示出根据本发明示例实施例的存储元件的电路图，
[0037]图6示出根据本发明示例实施例的DAC的电路级实施方式，
[0038]图7示出根据本发明示例实施例的用于存储元件的电荷泵的简化电路图，
[0039]图8示出根据本发明示例性实施例的图7的方框SRl和SR2的示例实施方式，
[0040]图9示出在图2中示出的第一电荷泵CPl的示例实施例的简化电路图，
[0041]图10示出说明根据本发明示例实施例在连续UP脉冲存在情况下的存储单元工作的波形，
[0042]图11示出说明根据本发明示例实施例在连续DOWN脉冲存在情况下的存储单元工作的波形，
[0043]图12示出根据本发明示例实施例的DAC的电流输出和受控振荡器的频率输出的简化波形，
[0044]图13示出包括根据本发明示例实施例的PLL的另一电子装置的简化框图，
[0045]图14示出根据本发明另一示例实施例的受控振荡器的电路图，
[0046]图15示出根据本发明另一示例实施例的控制级的电路图，
[0047]图16示出根据本发明另一示例实施例的存储元件的电路图，
[0048]图17不出根据本发明另一不例实施例用于存储兀件的电荷栗的电路图，
[0049]图18示出根据本发明示例实施例用于阻尼的电荷泵的电路图，
[0050]图19示出根据本发明示例实施例用于降低频率峰值的采样模块的电路图，
[0051]图20示出根据本发明示例实施例具有和不具有采样的电容器充电的波形，
[0052]图21示出说明根据本发明示例实施例的降低峰值的影响的波形，以及
[0053]图22示出说明根据本发明示例实施例的工艺补偿的影响的波形。
【具体实施方式】
[0054]所述示例一般涉及锁相回路，以及更具体地涉及低带宽或超低带宽锁相回路。低带宽PLL可以例如指具有10Hz至IkHz带宽的PLL。超低带宽PLL可以例如是具有比低带宽PLL更低带宽的PLL，这可能例如处于IHz范围内或甚至更低。本发明可以例如体现在实施锁相回路的集成电路或在电路板中，例如提供PLL分立实施方式的印刷电路板中。本发明也可以体现在电子装置或用于操作锁相回路的方法中。
[0055]图2示出包括根据本发明示例实施例的PLL 2的电子装置I。PLL 2包括相位频率检测器PFD，其输出被耦合到电荷泵CPl的输入。该输出可以包括输出UP和DN，在其上相位频率检测器PFD提供UP脉冲和DOWN脉冲，取决于经由相位频率检测器PFD的输入接收的参考时钟REFCLK和系统时钟SYSCLK之间的相位和/或频率偏移。各个UP脉冲和DOWN脉冲的脉冲宽度取决于在参考时钟REFCLK和系统时钟SYSCLK之间的相位和/或频率偏移，如在常规的PLL中。UP脉冲旨在控制受控振荡器VC0，以增加其振荡频率，而DOWN脉冲旨在控制受控振荡器VC0，以降低其振荡频率。相位频率检测器PFD可以是配置为将参考时钟信号REFCLK的相位与反馈时钟信号SYSCLK的相位比较的传统相位频率检测器PFD。
[0056]电荷泵CPl的输出ICH耦合到受控振荡器VCO的第一控制输入PROP，并提供第一模拟控制信号。此外，PLL 2可包括回路滤波器电容器Cl。电荷泵CPl的输出ICH可被耦合到回路滤波器电容器Cl的一侧。电容器Cl的另一侧可以耦合到接地电压电平或预定的电位。受控振荡器VCO的输出信号OUTVCO可选地耦合到电平转换器LS的输入，LS的输出是PLL输出信号PLLOUT。
[0057]输出信号PLLOUT或输出信号0UTVC0被反馈给分频器DIV。分频器DIV通过一个预定整数因子将输出信号PLLOUT的频率分频，并提供所得信号作为系统时钟信号SYSCLK给相位频率检测器PFD。相位频率检测器PFD的另一个输入接收参考时钟信号REFCLK，如上所述。
[0058]第二电荷泵CP2被耦合为接收相位频率检测器PFD的输出。更具体地，电荷泵CP2在相应的输入UP和DN处接收来自相位频率检测器PFD的UP和DOWN脉冲。信号SHN和LNG是第二电荷泵的输出，并且被耦合到控制级DCONT的输入FS和FL。信号FS是指增加速度(增加VCO的振荡频率)，而信号FL是指降低速度(降低VCO的振荡频率)。信号FL和FS也可以称为第一和第二模拟存储控制信号，因为它们控制控制级DCONT的存储元件的操作。
[0059]第二电荷泵CP2执行从相位频率检测器PFD接收的UP和DOWN脉冲的信号转换。例如，UP和DOWN脉冲的信号电平可以对应于预定的电位(例如电源电压或导轨电压)。在一个示例实施例中，第二电荷泵CP2产生信号FL和FS，就脉冲宽度而言，它们是UP和DOWN脉冲的副本，但其具有显著较低的电平。例如，信号FL和FS可提供在一位数(one-digit)nA范围中的电流，例如在0.5nA至2nA范围中，并且更具体地例如InA的电流。除电平转换之外或可选地，第二电荷泵CP2可以例如通过采用具有低占空比例如25%或更低的高频时钟信号来采样，进一步减小UP和DOWN脉冲的占空比。时钟信号可具有在GHz范围中例如IGHz或更高的频率。应当指出的是，时钟频率取决于PLL 2的带宽。在一个示例实施例中，PLL 2的带宽处于一位数Hz范围内或以下，例如IHz或0.5Hz。在这种情况下，IGHz的时钟信号可被使用。如果PLL 2的带宽增加，例如在10Hz至IkHz的范围中则用于将UP和DOWN脉冲采样的时钟信号频率也应相应增加。
[0060]在进一步的示例性实施例中，电荷泵CP2可以能够提供用于UP和DOWN脉冲的非常精细的分辨率，以使得非常小的相位或频率偏差也可被反映。例如，在仅存在很短的UP脉冲的情况下，电荷泵CP2可通过第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW的组合来表示UP脉冲，其中两个模拟存储控制脉冲的脉冲宽度之间的差等于UP脉冲的脉冲宽度。对于UP脉冲，第一模拟存储控制脉冲FAST将比第二模拟存储控制脉冲SLOW宽，而对于DOWN脉冲，第二模拟存储控制脉冲SLOW将比第一模拟存储控制脉冲FAST宽。
[0061]控制级DCONT提供被馈送到受控振荡器VCO的第二控制输入VSUP的输出信号D。控制级DCONT将在下文中更详细地讨论。
[0062]参考时钟REFCLK能够是从电子装置I (或电路板或集成电路，如果PLL 2被实现为在电路板或IC中的分立电路)的真实时间时钟导出的输入时钟。参考时钟的频率可以处于IHz或更低的范围中。这种低输入频率通常需要在10mHz范围中的回路带宽。参考时钟REFCLK直接耦合到相位频率检测器PFD的输入。
[0063]如果受控振荡器VCO没有被布置用于在其输出处产生全摆(full swing)输出时钟信号，则在受控振荡器VCO输出处，可选地需要电平转换器LS。电平转换器的输出然后是反馈和输出信号PLL0UT。分频器DIV定义倍增系数，如前所述。
[0064]DCONT的输出信号D例如是模拟信号。在实施例中，输出D可以是电流。控制级DCONT可任选地产生数字信号A〈1:N>o这些信号可对应于计数器值，并且可以被反馈到电荷泵CPl和/或电荷泵CP2。这些信号可以是例如用于补偿由于温度、电源电压或产生速度导致的变化。在另一个实施例中，如将在下面进一步详细所述，受控振荡器VCO的输出信号0UTVC0或PLL输出信号PLLOUT可以任选被反馈到电荷泵CPl和/或电荷泵CP2，用于补偿由于温度变化、电源电压或产生速度导致的变化。
[0065]图3示出可以在根据本发明实施例的锁相回路中使用的受控振荡器VCO的示例实施例的简化电路图。VCO包括五个延迟级INV1、INV2、INV3、INV4和INV5。延迟级INV5的输出信号OUTVCO耦合到受控振荡器VCO的第一延迟级INVl的输入。受控振荡器VCO实现为环形振荡器。所有的级INVl至INV5串联连接。最后级INV5提供反馈给第一级INVl。延迟级INVl至INV5可以全部实现，如在图3的下部中所示的。因此，延迟级INVl至INV5配置为包括PMOS晶体管PMOSI和NMOS晶体管NMOSI的反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的沟道被照例连接在一起用于反相器。PMOS晶体管PMOSI和NMOS晶体管NMOSI的控制级耦合以从前级接收输入信号。反相器的输出信号OUT然后耦合到下一级。受控振荡级VCO进一步包括PMOS晶体管P1，其定义用于模拟阻尼的增益。与通过第二控制节点VSUP接收的电流组合的通过PMOS晶体管Pl的电流定义振荡器的频率。第二控制输入VSUP被耦合以接收控制级DCONT的输出信号D。控制级DCONT的输出是控制信号D。PMOS晶体管Pl接收在第一控制栅极处的第一控制信号PROP。这个输入信号PROP是受控振荡器VCO的第一控制信号，并且可以响应于在图2中示例性示出的第一电荷泵CPl的输出，来定义模拟阻尼(振荡频率的精细调谐)。受控振荡器VCO的第二控制输入VSUP耦合到控制级DCONT的输出。这可以用于提供粗调谐。电路的负电源电位/电压表示为VSS，而正电源电位/电压表示为AVDD。一般地，应该注意的是缩写VDD、AVDD和DVDD可以全部指代相同的正电源电压/电位。类似地，缩写词VSS、AVSS和DVSS也可以指相同的(负)电源电压/电位或接地电位。
[0066]图4示出控制级DCONT的示例性实施例。控制级DCONT具有两个存储元件、计数器和DAC。控制级还可以包括更多存储元件，其耦合在链中。然而，仅使用两个存储元件足以用于PLL的正常运作，并且在需求最小面积方面也可能是有利的。
[0067]信号INITB用于初始化存储元件和计数器。存储元件SI和S2被耦合在链中。存储元件SI的输出信号OUT被耦合到存储元件S2的输入信号IN。类似地，存储元件S2的输出信号OUT被耦合到存储元件SI的输入信号IN。两个存储元件的输出VSUP连同数模转换器DAC的输出信号连接在一起。存储元件的输出信号VSUP可以是叠加有数模转换器DAC的输出电流1ut的电流，以形成由控制块DCONT输出的第二模拟控制信号D。
[0068]每个存储元件SI和S2具有相应的电容器Cs (参照图5)，其也在下面表示为用于存储元件SI的Csl和用于存储元件S2的Cs2。与存储元件SI和S2相关联的电容器的充电由分别与信号FS和FL对应的第一模拟存储控制信号FAST和第二模拟存储控制信号SLOW控制，如结合图2在上面描述的。
[0069]为了促进更好地理解控制级DCONT的操作，在下面假设其中存在来自相位频率检测器PFD的连续UP脉冲的情况。在这种情况下，与存储元件SI相关联的电容Csl开始从较低电压阈值(本文中有时也被称为低电位阈值电平)充电到较高电压阈值(本文中有时也被称为高电位阈值电平)。
[0070]在电容器Csl两端的电压第一次越过特定阈值(本文中有时也被称为中间电位阈值电平)的情况下，存储单元Si的输出