信号OUT可以从低逻辑电平转到高逻辑电平。这触发存储单元S2开始对其电容器Cs2充电，并且此后两个电容器Csl和Cs2保持充电。这确保在PLL的锁定过程开始时，不是两个存储单元都对它们的电容器充电或放电，而是存储单元中的一个单元的充电(放电)是由另一个存储单元(其是激活的，即对其电容器充电或放电)触发。
[0071]随着电容器Csl达到上阈值电压电平，存储元件SI被复位。复位将电容器Cl两端的电压拉回到下阈值电平。同时存储元件SI输出时钟脉冲CLK_UP到计数器(通过图4中所示的OR门)。这递增计数器一个计数，从而当电容器被充电到较高的阈值电平时以和存储元件供给的量相同的量增加DAC的输出电流。电容器Csl继续朝向上阈值电压进行充电，只要UP脉冲存在。随着电容器Cs2两端的电压达到上阈值，类似于电容器Cs I，通过将电容器Cs2两端的电压拉到下阈值电压，存储元件S2被复位，并且时钟脉冲CLK_UP从存储元件S2提供给递增计数器值的计数器。电容器Cs2再次继续朝向上电压进行充电，并且此循环继续，只要UP脉冲存在。
[0072]通过这种方式，计数器跟踪电容器从下阈值充电到上阈值(充电循环)的次数。充电循环的计数被作为数字信息提供给DAC，其进而输出等效的模拟电流lout。模拟电流1ut和在存储元件SI和S2的输出VSUP上的电流之和(其可以与相应电容器Csl和Cs2两端的电压成比例)形成输出电流信号D，其被提供给受控振荡器VCO的第二控制输入VSUP以调节其振荡频率。
[0073]接着，在下文中假设其中存在来自相位频率检测器PFD的连续DOWN脉冲的另一种情况，用于示例目的。在这种情况下，与存储单元SI相关联的电容器Csl开始从它的当前电压电平放电到较低电压阈值。
[0074]与上面所述的情况类似，当电容器Csl两端的电压第一次越过特定阈值时，存储单元SI的输出OUT从低逻辑电平转换到高逻辑电平。这触发第二存储单元S2开始对其电容器Cs2放电，并且其后电容器Csl和Cs2两者保持放电。
[0075]随着电容器Csl达到下阈值电压电平，存储元件SI通过将电容器Cl两端的电压拉回到上阈值电平而复位。与此同时，存储元件SI提供时钟脉冲CLK_D0WN到计数器。这递减计数器一个计数，从而当电容器被充电到较高的阈值电平时以和存储元件供给的量相同的量减少DAC的输出电流。电容器Csl继续朝向下阈值电压进行放电，只要DOWN脉冲存在。随着电容器Cs2两端的电压达到下阈值，类似于电容器Cs I，存储元件S2复位，即电容器Cs2两端的电压被拉回到上阈值电压，并且时钟脉冲CLK_D0WN被提供给递减计数器值的计数器。电容器Cs2再次继续朝向较低电压进行放电，并且此循环继续，只要DOWN脉冲存在。
[0076]通过这种方式，计数器跟踪电容器从上阈值放电到下阈值(放电循环)的次数，并且提供该信息给DAC，其进而输出等效的模拟电流lout。模拟电流1ut和在存储元件SI和S2的输出VSUP上的电流之和(其可以与相应电容器Csl和Cs2两端的电压成比例)形成输出电流信号D，其被提供给受控振荡器VCO的第二控制输入VSUP以调节其振荡频率。
[0077]如从下面讨论的图10变得更加明显的，当一个电容器被拉到下阈值或上阈值时，另一个电容器将处于调谐区域的中间。这可以被认为是受控振荡器VCO的模拟模式调谐。
[0078]图5示出根据本发明实施例的存储元件的示例实施方式。存储节点SNOD耦合到晶体管M5的控制栅极。晶体管M5的漏极耦合到输出节点VSUP，并且源极被耦合至M4的漏极。耦合到晶体管M5的控制栅极的存储节点SNOD使晶体管M5在存储元件的输出VSUP处输出电流，其对应于电容器Cs两端的电压。
[0079]M4的源极端子耦合到接地电源电平，并且栅极端子连接到DC偏置电平VREF。晶体管Pl和Ml由第一模拟存储控制信号FAST和第二模拟存储控制信号SLOW控制。这些信号的脉冲宽度确定电容器Cs的充电和放电电流。晶体管P2和M2通过使能信号EN和ENB来控制，其确定存储单元何时开始电容器Cs的充电和放电。当存储单元复位时，使能信号EN和ENB可以被设定，以使得晶体管P2和M2被截止。这允许错开电容器充电和放电，以使得当电容器(例如Csl)被主动地拉回到上或下阈值电平时，另一个存储单元的另一个电容器(例如Cs2)将很好地处于模拟调谐范围内。
[0080]晶体管M3由初始(init)信号INIT_L控制，而晶体管P3由初始信号INIT_H控制。比较器Cl、C2和C3具有输入，其中的一个连接到节点SNOD。这些比较器的另一个输入连接到相应的固定DC电位，其限定上述讨论的低、中和高电位阈值电平。在这个例子中，三个电位阈值电平为VDD/4、VDD/2和3*VDD/4。当在节点SNOD处的电压高于VDD/4时，比较器Cl的输出变为高。类似地，当节点SNOD高于VDD/2电平时，比较器C2的输出变为高。当SNOD超过3*VDD/4时，比较器C3的输出变高。数字逻辑是存储单元的输入信号IN。数字逻辑使用这三个输出连同UP脉冲、DOWN脉冲和IN信号来控制电容器的拉回，递增/递减计数器，以及由信号INIT_H、INIT_L、CLK_UP和CLK_D0WN、EN和ENB盯住电容器的充电/放电
[0081]每当电容器Cs充电到上阈值电平3*VDD/4，数字逻辑提供在INIT_L信号上的高脉冲。该事件产生在存储单元的时钟输出CLK_UP上的脉冲，以将计数器递增一个计数。此夕卜，该事件导致逻辑主动地将节点SNOD拉回到下阈值VDD/4，并且从而减少通过输出D的输出电流至其最小值。应当指出的是，当在节点SNOD处的电位达到VDD/4时，比较器Cl将变高，这停止逻辑以使到晶体管M3的INIT_L信号无效。在复位存储元件时，逻辑可以控制EN和ENB信号，以使得它们禁用晶体管P2和M2。计数器值的增量递增在DAC输出处的电流lout。这个电流增量Icell可以等于由满充电存储电容器Cs供给的电流。
[0082]每当电容器Cs放电下降到VDD/4电平，该逻辑提供在INIT_H上的低脉冲。该事件产生存储单元的时钟输出CLK_D0WN上的时钟脉冲，以便递减计数器一个计数。此外，该事件导致逻辑主动地将节点SNOD拉回到下阈值3*VDD/4，并从VSUP输出产生最大电流Icell，从而以相同的量Icell降低在DAC输出处的电流。应当指出的是，当在节点SNOD处的电位达到3*VDD/4时，比较器C3将变高，其停止逻辑以使到晶体管P3的INIT_H信号无效。在复位存储元件时，逻辑可以控制EN和ENB信号，以使得它们禁用晶体管P2和M2。
[0083]在一个示例实施例中，存储元件SI的输出信号OUT被初始化为低逻辑电平，并且存储元件S2的输出信号OUT被初始化为高逻辑电平。每当电容器Cs两端的电压首先超过调谐区域的中间(例如VDD/2)，存储元件SI在其输出端OUT上被断言为高。EN信号可以响应于输入信号IN由逻辑断言，例如每当信号IN是高逻辑电平时。信号ENB是反转的信号EN。因此，当开始PLL的锁定过程时，第二存储单元S2的输入信号IN因此通过控制晶体管M3和P2的栅极，对充电(放电)操作的开始时刻进行控制。信号EN控制NMOS晶体管M3的栅极，而信号ENB控制PMOS晶体管P3的栅极。假设例如存储单元SI和S2都被初始化为低电位阈值电平，当在另一个存储单元SI中的电容器Csl处于调谐区域的中间(例如，VDD/2)时，存储单元S2的逻辑将因此断言信号EN和ENB，这确保电容器在它们之间总是具有VDD/4电压差。这确保电容器中的一个处于调谐区域的中间，而另一个电容器被拉回。
[0084]应当指出的是，对于PLL的正常操作，存储元件的OUT信和IN信号不是必要的。在另一实施例中，存储单元SI和S2不通过以如上所述方式将一个存储单元的输出信号OUT连接到另一个存储单元的输入信号IN来链接。事实上，在该实施例中在存储单元中有可能没有端子OUT和IN。因此，在存储单元中也不需要用于中间电位电平VDD/2的比较器(如在图5中所示的)。这两个存储单元是活动的，即响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW对它们的电容器充电或放电。存储单元可以例如仅在复位同一存储单元的短时期中被禁用。为确保PLL的正常运作，两个存储单元的电容器两端的电压被初始化为隔开VDD/4，例如到3*VDD/8和5*VDD/8，VDD/4和VDD/2等等。当存储单元击中高阈值电位电平或低阈值电位电平时，它将复位并且通过以上述方式输出脉冲CLK_UP/CLK_D0WN来增加/减小计数器。
[0085]在本实施例中，当然是有利的是，存储单元被设计以便响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW，提供相同的充电/放电速率，以便保证两个电容器两端的电压差保持为VDD/4。
[0086]如果这不能得到保证，根据另一示例性实施例，在原则上，一旦存储单元复位，则停止充电/放电直到相应的另一个存储单元指示它已越过中间阈值电位电平(例如VDD/2)。一旦接收到来自另一个存储单元的该触发，存储单元响应于第一模拟存储控制脉冲FAST和第二模拟存储控制脉冲SLOW继续充电/放电。在本示例实施例中，存储单元SI和S2可以被配置，如结合上述图4和图5说明的。然而，每当其电容器Cs两端的电压越过中间阈值电位电平时，每个存储单元在输出OUT处输出脉冲给相应另一个存储单元的输入IN。当然，存储单元在其复位期间不输出这种脉冲，而仅在响应于模拟存储控制脉冲FAST与SLOW的充电(放电)操作期间输出这种脉冲。如图5中所示的比较器C2可以用于此目的。相应的另一个存储单元可缓冲/锁存该脉冲，以确保例如当响应于模拟存储控制脉冲FAST和SLOW，在存储单元上的脉冲输入IN在充电(放电)操作之前不久时，正确的操作使得在电容器Cs上的电压越过中间阈值电位电平(例如，VDD/2)。因此，在后一种情况下，存储单元将在复位后立即继续充电(放电)操作。以这种方式，存储单元SI和S2的电容器两端的电压差可以保持彼此分开VDD/4 ο如在前面实施例中，两个存储单元的电容器两端的电压可以例如初始化为隔开VDD/4，例如到3*VDD/8和5*VDD/8，VDD/4和VDD/2等。
[0087]图6示出根据本发明示例实施例的DAC的电路级实施方式。在DAC的输入Dn处接收的计数器的每个数字位Dn接通在DAC内部的电流源。在本示例中的DAC实施方式具有10个数字输入DO至D9。最低有效位DO接通值Icell的电流源，而最高有效位D9接通值512*Icell的电流源。每隔一个中间位，接通以几何函数增加的值的电流源，如Icell、2*icell，4*lcell等，DAC从而提供对应于在其输入处数字位的电流输出。电流Icell可以例如等于存储元件完全充电的电容器Cs的电压降。
[0088]在DAC中具有输出电流Icell的单个电流源可例如包括两个晶体管。下晶体管可以具有与在图5中的晶体管M4相同的属性，并且可以通过DC偏置电平VREF控制。下晶体管提供与存储单元相同的电流。上晶体管可能(也)具有与在图5中的晶体管M5相同的属性，并使用数字位DO到D9控制电流源的0N/0FF (接通/断开)。值2*Icell的电流源具有连接在一起的两个这种电流源等。
[0089]图7示出用于根据本发明示例实施例的存储元件SI的电荷泵的简化电路图。图7的电荷泵实施方式可以例如用于实现如在图2中所示的电荷泵CP2。输入信号是从相位频率检测器pro接收的UP和DOWN脉冲，并分别连接到NMOS晶体管N3和N4栅极。这些晶体管用作开关。PMOS晶体管Pl和NMOS晶体管N2通过信号SHN和LNG形成两个电流镜，并且处于具有PMOS晶体管Pl和NMOS晶体管N2的存储元件内。PMOS晶体管Pl和P2以及NMOS晶体管N3和N4以及NMOS晶体管NI和N2进行匹配，并应具有完全相同的宽度与长度比率和其它属性。这意味着通过两个支路的电流将是相同的。级SRl和SR2是可选的，并且由串联的电阻器组成，其可以更详细地相对于图8解释。
[0090]级SRl和SR2用于调节通过支路的电流，以便响应于控制级DCONT的计数器的计数器值(它可以被认为指示由受控振荡器消耗的电流)，以补偿工艺、温度和电压变化(PVT补偿)。如图2中所示，计数器值作为信号A〈1:N>被反馈到控制级DCONT(输入信号S〈1:
N? ο
[0091]图8示出在图7中示出的级SRl和SR2的简化电路图。若干电阻器Rl至RN串联耦合。每个电阻器Rl至RN由相应的NMOS晶体管NMOSl至NMOSN来耦合。串联电阻器和NMOS晶体管的电阻通过响应计数器的计数器值切换NMOS晶体管NMOSl至NMOSN来减少。如果没有一个晶体管接通，则电阻最大，并且如果所有的晶体管被接通，则电阻为最小。这可以被使用，以便调节用于补偿工艺、温度或电源电压变化的电流。
[0092]图9示出在图2中示出的第一电荷泵CPl的示例实施例的简化电路图。电荷泵还从相位频率检测器PFD接收UP和DOWN信号(和它的反相版本UPB和D0WNB)。还有类似于在图7中示出的级SRl和SR2的级SRl。该级SR2用于限定通过NMOS晶体管NI的电流。通过NMOS晶体管NI的电流被镜像到NMOS晶体管N2和N3中。电阻器Rl和R2形成分压器，其生成一半的电源电压电平AVDD(或正导轨电位/电压)。如果信号DOWN从低变到高，则PMOS晶体管Pl开