一种高能效低抖动的单环路时钟数据恢复电路的制作方法
【技术领域】
[0001]本发明涉及串行通信和集成电路技术领域，尤其涉及一种高能效低抖动的单环路时钟数据恢复电路。
【背景技术】
[0002]高速时钟数据恢复(CDR)电路是光/电通信系统中关键的组成模块，比如在同步光纤网(SONET )、无源光网络(PON)和万兆以太网(I OGbE)等高速串行通信系统的接收机端，时钟数据恢复电路的主要目标就是以高能效低抖动的方式从输入数据中恢复出时钟信号并利用此恢复时钟来重定时接收到的数据，这是一个非常具有挑战性和重要意义的任务，尤其是随着数据传输速率的不断上升(已达到1Gbps甚至更高)。
[0003]基于锁相环(PLL，)的时钟数据恢复电路的结构如图1所示，该结构由频率跟踪环路(Frequency Tracking Loop)和相位锁定环路(Phase Locking Loop)构成，当时钟数据恢复电路启动时，锁定检测器(Lock Detector)通过选择控制复用器(MUX)首先激活带有鉴频鉴相器(Phase/Frequency Detector)的频率跟踪环路，调整压控振荡器(VCO)的振荡频率；当压控振荡器的输出频率等于M倍的外部参考时钟(Ref_Clk)频率时，频率跟踪环路断开，带有鉴相器(Phase Detector)的相位锁定环路开始工作，继续调整压控振荡器的输出频率直到和输入数据相位锁定，然后通过数据判决(Data Decis1n)电路重定时数据。该结构两个环路可共用电荷栗(Charge Pump)、环路滤波器(Loop Filter)和压控振荡器，通过锁定检测器来完成环路切换，然而这样可能会干扰压控振荡器的控制电压和引起环路间的亚稳态转换，从而导致整个时钟数据恢复环路的失锁;另外，对于端口间距和数目严重受限的应用(比如数据转发器)，使用外部提供的低噪声晶体振荡器作为参考时钟会增加额外的成本和设计难度;更重要的是，外部参考时钟信号会通过封装或印刷电路板(PCB)耦合到低摆幅的输入数据中，进而恶化传统基于锁相环结构的时钟数据恢复电路的抖动性能。
[0004]基于相位插值器(PI)的时钟数据恢复电路的结构如图2所示，该结构同样需要两个环路，不同于基于锁相环结构的是，此处频率跟踪环路用正交压控振荡器(QuadratureVC0)代替压控振荡器，产生相位锁定环路所需的正交时钟信号；而相位锁定环路用数字滤波器(Digital LF)和数模转换器(DAC)代替电荷栗和滤波器，用相位插值器(Phaseinterpolator)代替压控振荡器，保证时钟数据恢复电路的稳定性和快速锁定。该结构可以避免抖动峰值的问题，但数模转换器的精度、相位插值器的线性度和环路延迟都将直接影响基于相位插值器结构的时钟数据恢复电路的抖动性能；更重要的是，基于相位插值器的结构中频率跟踪环路需要一直工作，这样就给整个时钟数据恢复电路带来很大的功耗和噪声来源，而且在芯片上两个环路间传输同输入数据一样频率的正交时钟信号(达到1GHz或更高)很难保证相位插值器接收时钟的频率稳定性和相位正交性，进而影响相位锁定环路的正常锁定和传统基于相位插值器结构的时钟数据恢复电路的抖动性能。
[0005]随着输入数据率上升到1Gbps甚至更高，为了降低鉴相器、压控振荡器或相位插值器的工作频率，进而降低所需要的多相时钟频率，1/N速率的时钟数据恢复电路的结构被广泛使用，如图3所示。该结构避免了片上时钟可达到的最高频率限制，很大程度地节省了1/N速率结构的功耗;但传统1/N速率结构的时钟数据恢复电路需要提供2N个多相时钟给I/N速率的鉴相器去采样输入数据，这无疑增加了额外的功耗和设计复杂度，更重要的是，过多数目的多相时钟之间很容易引起相位偏差，进而影响整个1/N速率结构的时钟数据恢复电路的抖动性能。
【发明内容】
[0006]基于【背景技术】存在的技术问题，本发明提出了一种高能效低抖动的单环路时钟数据恢复电路。
[0007]本发明提出的一种高能效低抖动的单环路时钟数据恢复电路，包括:鉴相器、电压-电流转换器、环路滤波器和多相时钟产生器，其中，鉴相器包括1:N分接器功能模块；
[0008]鉴相器的第一输入端接入输入数据，其输出端与电压-电流转换器连接，电压-电流转换器输出端与环路滤波器输入端连接，环路滤波器的输出端与多相时钟产生器的输入端连接，多相时钟产生器的输出端与鉴相器的第二输入端连接；
[0009]鉴相器接收输入数据和多相时钟产生器输出的M相时钟信号，并根据两者之间的相位关系生成超前电压信号和滞后电压信号，M = N+2;电压-电流转换器根据超前电压信号和滞后电压信号生成电流信号，环路滤波器对电流信号进行滤波并生成控制电压信号；多相时钟产生器在控制电压信号的调整下不断缩小输出的M相时钟信号与输入数据之间的频率偏差和相位差，直至M相时钟信号和输入数据的相位对准达到环路锁定状态；
[0010]所述时钟恢复电路的恢复时钟信号为环路锁定状态下多相时钟产生器输出的M相时钟信号。
[0011]优选地，鉴相器采用I/N速率Bang-Bang鉴相器。
[0012]优选地，鉴相器包括:N个数据采样器、一个边沿采样器和两个异或门；所述鉴相器预设有N相数据采样时钟、边沿采样时钟和同步时钟，且N相数据采样时钟的频率、边沿采样时钟的频率和同步时钟的频率均等于输入数据频率的1/N;
[0013]N个数据采样器的输入端和边沿采样器的输入端均连接所述鉴相器的第一输入端，N个数据采样器分别在N相数据采样时钟的控制下对输入数据进行采样，边沿采样器在边沿采样时钟控制下对输入数据的边沿进行采样；
[0014]N个数据采样器分别对应一个同步器，数据采样器的输出端连接对应的同步器的输入端，N个同步器在同步时钟的控制下对分别对输入的输入数据采样信号进行重定时并产生1/N速率恢复数据信号，N个同步器输出端输出的1/N速率恢复数据信号相并行;边沿采样器连接有一个同步器，该同步器在同步时钟控制下对输入的数据边沿采样信号进行重新定时并输出恢复边沿信号；
[0015]—个异或门的两个输入端分别接入一个1/N速率恢复数据信号和恢复边沿信号，然后生成包含数据采样时钟和输入数据之间相位差信息的超前电压信号；另一个异或门的两个输入端分别接入另一个1/N速率恢复数据信号和恢复边沿信号，然后生成包含数据采样时钟和输入数据之间相位差信息的滞后电压信号。
[0016]优选地，N=4。
[0017]优选地，多相时钟产生器由级联的正交压控振荡器和数字相位插值器组成。
[0018]本发明中，多相时钟产生器里正交压控振荡器产生的正交时钟信号，经过级联的数字相位插值器合成所需的M相恢复时钟信号，然后1/N速率Bang-Bang鉴相器接收输入数据和M相时钟信号，检测二者之间的相位关系生成超前/滞后电压信号，并恢复出N路并行的1/N速率数据信号，接着超前/滞后电压信号通过电压-电流转换器转换成电流信号，该电流经过环路滤波器滤波后控制多相时钟产生器的输出时钟频率和相位关系来减小频率偏差进而达到时钟数据恢复环路的相位锁定。M=N+2。
[0019]本发明提出一种带有紧凑型1/N速率Bang-Bang鉴相器的时钟数据恢复电路架构，在降低了 Bang-Bang鉴相器、正交压控振荡器和数字相位插值器等模块工作频率的同时，不仅减轻了电路整体面积负担和设计复杂度，而且有效减少了 Bang-Bang鉴相器采样所需的多相时钟数目和整体功耗消耗;本发明采用无参考时钟的单环路时钟数据恢复电路结构，不仅消除了外部参考时钟对输入数据耦合造成的环路抖动性能恶化影响，而且避免了双环路之间切换对压控振荡器控制电压的干扰和对环路稳定性的影响；另外，把正交压控振荡器和数字相位插值器级联在同一个时钟数据恢复环路里的多相时钟产生器设计，消除了传统双环路结构用来产生多相时钟的锁相环路所带来的额外功耗和噪声来源，不仅大