沿时刻与其相同的阶跃信号，再利用若干个D触发器、一个反相器和一个与非门将这个阶跃信号转换为前沿时刻与触发信号相同，但脉冲宽度由时钟周期与D触发器个数确定的反相信号。若干扰相对触发信号的延迟时间小于该脉冲宽度，则可利用这个信号与干扰信号逻辑与，从而将脉冲宽度的干扰信号进行抑制。具体是通过阶跃信号产生器(触发器Dl)将脉冲信号转换为与脉冲信号前沿同步的阶跃信号，对脉冲信号之后的干扰信号不进行响应，直到阶跃信号产生器复位端被复位；然后阶跃信号通过延迟电路进行Tw固定时间的延迟后，输入至反相脉冲产生电路；反相脉冲产生电路接收阶跃信号产生器产生的阶跃信号，然后对延迟电路输出的延时信号进行反相，形成一个宽度为Tw的反相信号；与门一端接收反相脉冲产生电路输出的反相信号，当与门另一端接收到干扰信号时，脉冲信号之后宽度为Tw范围内的干扰信号得到抑制。
[0024]实施例1:如图1所示。该电路包括4个D触发器(其中Dl作为阶跃信号产生器，延迟电路包括触发器D2、触发器D3、触发器D4)、2个反相器、I个与非门和I个与门。其中触发信号Trigl与触发器Dl时钟输入端相连，触发器Dl输出端与触发器D2信号输入端相连，触发器D2输出端与触发器D3信号输入端相连，触发器D3输出端与触发器D4信号输入端相连，时钟信号2MClk与触发器D2?D4时钟输入端同时相连。触发器D4输出端与反相器NI输入端相连，反相器NI输出端和与非门NAl的一个输入端相连，触发器Dl输出端和与非门NAl的另一个输入端相连，与非门NAl输出端和与门Al输入端相连，易被干扰信号Delayl和与门Al的另一个输入端相连。复位控制信号Clr (是高电平有效信号)与反相器N2输入端相连，反相器N2输出端(反相器N2输出低电平有效信号的复位信号)与触发器Dl复位输入端相连，触发器Dl的信号输入端与置位端都与VCC相连。
[0025]阶跃信号经过触发器D2?D4的固定延时后，经反相器变为低电平，与触发器Dl的输出经与非门NAl后，形成一个与触发信号Trigl前沿同步，并有一定时间宽度的反相脉冲RestrainTime，这个反相脉冲通过与门Al和易被干扰信号Delayl (真实信号)进行逻辑与运算后，相应时间范围内的干扰信号都将得到抑制，Trigl和Delayl后面的干扰信号都没有对输出脉冲信号Delay2产生影响。
[0026]其中反相脉冲RestrainTime的宽度与2MClk的时钟周期及触发器的个数有关，假设时钟周期为T，由于触发器D2的时钟输入端和触发输入端不同步，因此触发器D2的时间延迟t在0~T之间。由于跟随在触发器D2后的触发器时钟输入端和触发输入端同步，因此每个触发器的时间延迟都为Τ，假设跟随在触发器D2后的触发器个数为η，则反相脉冲RestrainTime的宽度TW的数学表达式为:
[0027]Tw= (n-1) T+t,其中 0〈t〈T。
[0028]如图l，2MClk的时钟周期为500ns，若跟随在触发器D2后的触发器个数为2，则1000ns<Tff<1500nso显然若时钟周期为200ns，若跟随在触发器D2后的触发器个数为6，则1200ns<Tff<1400nso
[0029]本说明书中公开的所有特征，除了互相排斥的特征以外，均可以以任何方式组合。
[0030]本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
【主权项】
1.一种基于逻辑延时锁定的抗干扰电路，其特征在于包括阶跃信号产生器、延迟电路、与门；阶跃信号产生器输出端与延迟电路输入端连接； 延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。2.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述阶跃信号产生器是D触发器，D触发器时钟输入端输入触发信号，D触发器信号输入端与直接置位端接电源，D触发器信号输出端与延迟电路输入端连接，D触发器直接复位端输入复位信号，D触发器信号输出端与反相脉冲产生电路另一信号输入端连接，D触发器信号输出端作为阶跃信号产生器输出端。3.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述延迟电路是η个D触发器，所述η个D触发器串联，上一级D触发器的信号输出端与下一级D触发器信号输入端连接，第一级D触发器的信号输入端与阶跃信号产生器输出端连接，每个D触发器时钟信号输入端输入时钟信号；延迟电路延迟时间Tw= (n-l)T+t，其中T为任意一个D触发器的延时时间，η为D触发器个数，t为触发信号前沿与其后第一个时钟前沿之间的时间间隔，0〈t〈T ;第一级D触发器信号输入端作为延迟电路输入端，第η级D触发器信号输出端作为延迟电路输出端。4.根据权利要求1所述的一种基于逻辑延时锁定的抗干扰电路，其特征在于所述反相脉冲产生电路包括反相器和与非门，所述延迟电路输出端与反相器输入端连接，反相器输出端同时与阶跃信号产生器输出端、与非门一输入端连接，与非门另一输入端与阶跃信号产生器输出端连接；与非门输出端与与门一输入端连接，接收反相脉冲。
【专利摘要】本实用新型涉及数据采集领域，尤其是一种基于逻辑延时锁定的抗干扰电路。本实用新型针对现有技术存在的问题，提供一种基于逻辑延时锁定的抗干扰电路，利用一个D触发器将触发信号转换为前沿时刻与其相同的阶跃信号，再利用若干个D触发器、一个反相器和一个与非门将这个阶跃信号转换为前沿时刻与触发信号相同。若干扰相对触发信号的延迟时间小于该脉冲宽度，则可利用这个信号与干扰信号逻辑与，从而将脉冲宽度的干扰信号进行抑制。本实用新型中阶跃信号产生器输出端与延迟电路输入端连接；延迟电路输出端与反相脉冲产生电路一输入端连接，反相脉冲产生电路另一输入端与阶跃信号产生器输出端连接，反相脉冲产生电路输出端与与门电路一输入端连接。
【IPC分类】H03K5/13
【公开号】CN204836104
【申请号】CN201520509808
【发明人】叶超, 李洪涛, 谢敏, 李亚维, 龙燕
【申请人】中国工程物理研究院流体物理研究所
【公开日】2015年12月2日
【申请日】2015年7月15日