一种采用低分辨率dac电容阵列的sar adc的制作方法
【技术领域】
[0001]本实用新型属于模数转换集成电路领域，尤其涉及一种采用低分辨率DAC电容阵列的 SAR ADCo
【背景技术】
[0002]由于高质量多媒体以及高速通信的需求在增长，数模转换器(ADC)的设计正在朝着高精度，高采样率以及低功耗的方面发展。其中，低功耗的设计对于便携式设备尤为重要。IEEE 802.11标准也正向着更高带宽，更大的信噪比(SNR)需求制定。随着先进的CMOS工艺的出现(65nm，40nm，28nm等等)，低功耗高性能的模数转换器(ADC)具有了可实现性。
[0003]由于采样与保持依赖于高性能的运算放大器，随着CMOS工艺晶体管的沟道长度越来越小，流水线型模数转换器(Pipelined ADC)越来越不适合于低功耗模数转换器(ADC)的设计。虽然，有一些技术用于克服传统大功耗运算放大器的使用，但是附加的校准算法增加了电路设计的复杂度以及消耗了较大的芯片面积。另外一面，与逐次逼近型(SAR)模数转换器相比较，经过优化的流水线型模数转换器的功耗依然较大。
[0004]逐次逼近型模数转换器(SAR ADC)是一种公认的低功耗的ADC结构。之前的一些有关文献表明，SAR ADC的功耗主要分布于数模转换(DAC)阵列。可是，随着数模转换(DAC)电容阵列的尺寸越来越小，数字逻辑电路的动态功耗开始突显出来。基于SAR ADC是有可能实现高采样率高精度的。可是，当前的高分辨率(> lObit)的SAR ADC正在接近于200MS/s (基于CMOS 65nm或者40nm)的速度极限。为了取得更高采样率的SAR ADC，控制逻辑必须被优化以缩短比较器的输出到数模阵列(DAC Array)的时延。
[0005]如果使用传统1比特/周期SAR ADC结构，很难设计更高速的高分辨率ADC，因为，对于一个N比特的SAR ADC来说，需要N个比较周期。因此，本实用新型基于多比特/周期SAR ADC结构。与传统的多比特/周期SAR ADC结构不同的是，本实用新型避免使用多个高分辨率的电容数模阵列。对于之前关于2比特/周期的SAR ADC的设计，梯型电阻被用于数模阵列的设计。或者，使用多个高精度的电容型数模阵列，这使得2比特/周期的SARADC的整个数模转换阵列的总尺寸是传统SAR ADC结构的3倍，这样的设计减小了输入信号带宽以及增大了系统功耗，如图1所示。使用分裂型电容数模阵列可以减小电容阵列以及开关电容的功耗，可是，这提高了电容阵列的匹配要求以及电路版图的复杂性。
【实用新型内容】
[0006]本实用新型的目的在于克服现有技术的不足，提供一种权衡带宽和分辨率的采用低分辨率DAC电容阵列的SAR ADC，对于高精度的SAR ADC的设计可以避免大尺寸的DAC阵列的使用，使得电容DAC阵列只需要满足热噪声的抑制需求:具体地，采用低分辨率的DAC以及在相邻的两个前置放大器之间各内插比较器的方式实现高采样率、高分辨率的SARADC，并且采用低分辨率的DAC避免增大了电容模数阵列，通过内插的形式与现有技术相比减少了一个DAC，因此大大减小了系统整体功耗和芯片面积。
[0007]本实用新型的目的是通过以下技术方案来实现的:一种采用低分辨率DAC电容阵列的SAR ADC，包括三个前置放大器、三个比较器和SAR控制逻辑电路，它还包括两个DAC阵列、两个比较器；其中，第一 DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二 DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端分别与第一比较器和第二比较器连接，第二前置放大器的输出端分别与第二比较器、第三比较器和第四比较器连接，第三前置放大器的输出端分别与第四比较器和第五比较器连接，第一比较器、第二比较器、第三比较器、第四比较器和第五比较器的输出端与SAR控制逻辑电路连接，SAR控制逻辑电路的DAC控制端分别与第一 DAC阵列和第二 DAC阵列连接，SAR控制逻辑电路的比较器输出端分别与第一比较器、第二比较器、第三比较器、第四比较器和第五比较器连接，SAR控制逻辑电路的数据输出端输出数据。
[0008]—种采用低分辨率DAC电容阵列的SAR ADC还包括一个用于异步逻辑控制的外围电路，所述的外围电路是一个带有使能信号的振荡环路；所述的外围电路包括时钟缓存器、与非门电路、移位寄存器、输出寄存器和准备信号发生器，所述的移位寄存器是基于状态机的移位寄存器；时钟缓冲器的输入端接收使能信号clk_ext，时钟缓冲器的第一输出端输出使能信号clk_i至与非门电路的其中一个输入端，时钟缓冲器的第二输出端与移位寄存器的时钟信号输入端连接，与非门电路的输出端输出触发信号clk_c至比较器，比较器的输出端分别与准备信号发生器、SAR控制逻辑电路和输出寄存器连接，准备信号发生器的第一输出端输出准备信号rd至与非门电路的另外一个输入端，准备信号发生器的第二输出端输出复位信号clk_s至移位寄存器，准备信号发生器的第三输出端与SAR控制逻辑电路连接，移位寄存器的第一输出端输出状态信号S1~S5至SAR控制逻辑电路，移位寄存器的第二输出端和第三输出端还分别与输出寄存器和准备信号发生器连接，SAR控制逻辑电路的控制信号输出端与DAC阵列连接，输出寄存器的信号输出端输出结果。
[0009]所述的移位寄存器包括六个D触发器和五个反相器组，所述的反相器组包括两个非门电路和一个与非门电路；每个D触发器的复位端Set接收来自准备信号发生器的复位信号clk_s，每个D触发器的时钟端Clk接收来自时钟缓存器的触发信号clk_c，第一D触发器的D输入端接收来自外部的VDD电源，第一 D触发器至第五D触发器的Q输出端依次与下一个D触发器的D输入端连接，第六D触发器的Q输出端输出校准相的指示信号S_cal，同时第一 D触发器至第五D触发器的Q输出端依次与第一反相器组至第五反相器组中的与非门电路的其中一个输入端连接，第二 D触发器至第六D触发器的Q输出端依次通过第一反相器组至第五反相器组中的其中一个非门电路与与非门电路的另外一个输入端连接，第一反相器组至第五反相器组中的与非门电路的输出端通过另外一个非门电路输出状态信号S1?S5。
[0010]所述的比较器包括一个失调电压校准模块，所述的失调电压校准模块包括失调电压反馈环路；在每一次模数转换完成之后，比较器根据移位寄存器生成的指示信号s_cal激活失调电压反馈环路，进行失调电压校准。
[0011]所述的SAR控制逻辑电路包括与一个连接在悬空点的具有微弱驱动能力的锁存器。
[0012]所述的振荡环路还包括一个可编程延时线。
[0013]本实用新型的有益效果是:
[0014](1)本实用新型只需要采用低分辨率的DAC以及在相邻的两个前置放大器之间各内插比较器的方式实现系统高分辨率的要求，例如，如果Μ为内插比特数目，那么，电容数模阵列的分辨率只需要N-Μ比特(Ν为ADC系统分辨率)；
[0015]并且采用低分辨率的DAC避免增大了电容模数阵列，通过内插的形式与现有技术相比，减少了一个DAC，因此大大减小了系统整体功耗和芯片面积。
[0016](2)本实用新型的比较器还采用了失调电压校准模块，在每一次比较完成之后均进行一次失调电压，使得电路更加稳定可靠。
[0017](3)本实用新型的SAR控制逻辑电路还包括一个具有微弱驱动能力的锁存器连接在悬空点，以防止漏电或者耦合而导致的逻辑错误。
[0018](4)本实用新型的振荡环路中插入一个可编程延时线，这样可以满足不同的比较时间的要求。
【附图说明】
[0019]图1为对比文件结构方框图；
[0020]图2为本实用新型电路框图；
[0021]图3为本实用新型包括外围电路的电路框图；
[0022]图4为基于状态机的移位寄存器的电路图；
[0023]图5为本实用新型SAR控制逻