专利名称：用于补偿数据传播时间的装置和方法
技术领域：
本发明涉及一种用于在许多串行的输入数据流中补偿数据传播时间的装置和方法，这些输入数据流譬如由电信交换设备中的耦合网络进行交换。
本发明尤其涉及一种用于补偿数据传播时间的装置和方法，它们譬如被应用于D类型的西门子EWSD交换设备中。这种新型的交换设备的特征尤其在于压缩的数据流，其中譬如把16个常规的线路群(线路/干线群)组合成一个数据流。优选地，在被如此压缩的时分多路复用系统中，一个帧(除了2×128个测试信道之外)具有16×128个分别为80K比特/秒的有用信道。但是，由于该16个组合的线路群可能出现不同的传播时间，所以在基本上由所述16个线路群的数据流所组成的压缩数据流中会产生不同长度的数据帧。准确地说是在压缩数据流中针对所属的数据帧而出现帧内的波动，这主要是因线路群的传播时间差异而产生的。
此外，如果许多的这种压缩单元均包括16个线路群，则还会在所述的压缩数据流之间再次产生各数据帧的不同起始点和结束点。
因此本发明的任务在于创造一种用于在许多串行的压缩输入数据流中补偿数据传播时间的装置和方法，其中在输出端可以同时和同相地输出许多相互同步的数据流。
根据本发明，该任务在装置方面由权利要求1的特征来解决，而在方法方面则由权利要求9的措施来解决。
尤其通过采用许多数据字-同步单元以便在数据字平面上把许多输入数据流同步成许多同步的并行输入数据流，而且所述在数据字平面上的同步表现为向许多输入数据流中插入或取消至少一个预定的特征字，这样便可以简单地获得一种用于补偿数据传播时间的装置和方法，其中，输出的数据流相互之间绝对同步，而且可以无相移地同时输出。
优选地，采用许多串行/并行转换器来把被压缩的串行输入数据流转换成所述许多输入数据流的并行数据流，因此可以大大降低数据流的数据速率。在进行串行/并行转换之前，借助所谓的相位对准器并根据内部的184MHz时钟来调整所述输入数据流的相位。相位对准器是模拟电路，它可以识别从0到1和相反的切换，并随后把信号分配给最优的相位。
优选地，所述许多的数据字-同步单元分别由可变的连续存储单元及相应的控制单元构成，由此可以有目的地针对不同的时间点进一步处理所述的并行输入数据流。采用许多存储装置作为中间存储器，它们可以经并行/串行转换器被同时读出，由此在输出端上得到许多串行的数据流，这些数据流恰好同时地、且利用相同的数据帧长度被输出。
本发明的优选改进方案由其它的权利要求给出。
下面参考附图并借助实施例来详细讲述本发明。其中
图1用简要的时间图示出了用于阐述本发明数据传播时间-补偿装置的作用方式的输入和输出数据流；图2示出了数据帧的简图，正如其被优选地在本发明的数据传播时间-补偿装置中被同步的一样；图3示出了本发明数据传播时间-补偿装置的简要框图；以及图4示出了在图3所示的本发明数据传播时间-补偿装置中所采用的数据字同步单元的简要框图。
图1用简图示出了用于解释本发明数据传播时间-补偿装置1的作用方式的输入和输出数据流，其中，该补偿装置被优选地应用于电信交换设备的耦合网络内。
正如在说明书开头所讲述过的一样，譬如为D类型的西门子EWSD交换设备具有一个(未示出的)多路复用单元或压缩单元，以用于压缩经线路群(线路/干线群)输入的、需进行交换的数据流。优选地，此处是把16个线路群或其分别具有64K比特/秒的128个有用信道压缩成约184M比特/秒的数据流(它还具有附加的测试信道和校验数据)。但由于传播时间差异而可能使相应的数据信道在线路群的数据流中得出时间上不同的结果，所以针对许多压缩输入数据流DIN0、DIN1～DIN31将会产生相互不同的数据帧。
如图1所示，譬如输入数据流DIN0具有一个数据帧，其具有正确的时间位置和长度T。但与之相反，输入数据流DIN1因传播时间的不同而具有一个较短长度T-Δt1的数据帧，它相对于输入数据流DIN0中的正确数据帧超前了τ1。同样地，输入数据流DIN31具有一个相对于输入数据流DIN0而被延长的数据帧T+Δt31，它另外还被滞后了τ31。此时，由本发明的数据传播时间-补偿装置来如此地补偿所述具有不同长度和起始时间点的输入数据流DIN0、DIN1～DIN31的相应数据帧，使得它们表现为具有恒定长度和相同起始点及结束点的、作为输出数据流DOUT0、DOUT1～DOUT31而同步的数据帧。如果在电信交换设备的后接的耦合网络中譬如需要对所述数据帧内的数据信道进行时间和/或空间上的分配，那么这种同步的数据流则是必须的。
图2示出了一种帧结构的简化图示，正如其譬如出现在输入数据流DIN0～DIN30和输出数据流DOUT0～DOUT31中一样。如图2所示，约为184M比特/秒的数据流被同步或补偿，其中所述的数据流由测试信道tstch、synw0～syn3、asw0～asw9(2×128个数据信道)以及有用信道payld(16×128个数据信道)组成。在图2中只示出了整个帧结构(2304个数据信道)的一部分，其中为了简化该帧结构而尤其没有示出相对的信道地址5～7、9～15、19～31、33～63和69～126。通过同步时分多路复用帧的这些其它的相对地址，只在耦合网络内传输其它的有用信道payld。
为此，图2所示的时分多路复用帧中利用图1所示的传播时间延迟或帧内偏差Δt1或Δt31进行传输，并优选地由16×128个有用信道组成，譬如它由16个线路群进行传输并由未示出的多路复用级来产生。但对本发明重要的是采用至少一个预定的特征字，它优选地位于2×128＝256个测试信道内。优选地，为该预定的特征字采用一个位于所述数据帧的首位的同步数据字synw0。但也可以按同样的方式使用其它的同步数据字synw1、synw2、synw3或数据帧的其它数据字。
同步数据字synw1～synw3原来的必要性首先是在于识别帧的开始，基于它可以确定相应数据帧的其余数据字或数据信道。但在本发明中，譬如采用预定的特征字synw0来补偿上述的传播时间差异，其中，这种补偿基本上是通过取消或在数据流中另外插入一个预定的特征字synw0来产生的。在此，由中间存储器或可变的连续存储单元通过临时存储一个可变的数据集(1～4个数据字)来产生所述传播时间差异的补偿。插入或取消特征字syncw0，以便在特殊的情形下把所述的中间存储器返回到其工作状态(存储器太满或太空)。
图3示出了本发明的数据传播时间-补偿装置的简要框图。如图3所示，由本发明的数据传播时间-补偿装置实现把许多输入数据流DIN0～DIN31同步成相互同步的输出数据流DOUT0～DOUT31。根据图3，每个输入数据流DIN0～DIN31或相应的输出数据流DOUT0～DOUT31分别具有一个串行/并行转换器2、一个数据字-同步单元3、一个存储装置4和一个并行/串行转换器5。
为此如图3所示，具有约184M比特/秒的串行输入数据流DIN0被输入到串行/并行转换器2中，在那儿从所述的串行输入数据流产生一个并行比特的输入数据流。优选地，所述的串行/并行转换器使用一个数据字的宽度，其中在本实施例中将一个10比特宽的并行数据流hsdata输出到所述的数据字-同步单元3。为了准确地确定数据帧内的位置，另外还经并行的地址总线向数据字-同步单元3输入一个地址hsadr。利用该方式可以大大减少所述并行输入数据流hsdata和hsadr的数据速率，因此可以尤其简化所述数据字-同步单元的技术实现。
另外，由所述的串行/并行转换器2还产生一个数据有效性信号hsdv，它给出了是否存在有效的数据。时钟信号clk92是92MHz的系统时钟，其中，时钟信号clk184表示为184MHz的时钟，所述串行/并行转换器利用该时钟进行工作，并且通过PLL进行时钟加倍来产生该时钟。
根据所述的数据流或数据信号，由数据字-同步单元3在数据字平面上把并行的输入数据流同步成同步的并行输入数据流equdata和equadr，该数据流基本上对应于所述未同步的输入数据流hsdata和hsadr。在此，所述的同步基本上是通过集中控制地输出数据字来实现的。由具有5clk92时钟的固定间隔的中央同步信号或主同步信号sync4来控制数据字的输出。通过插入或去掉特征字sync0，可以在中间存储器中获得补偿，以将其设置到其工作状态的附近。
被同步的并行输入数据流equdata和equadr随后被如此地临时存储在存储装置4内，使得与所述主同步信号sync4同时地经读取地址rdadr进行读取的并行/串行转换器5能够同时地读出读数据rddata，以作为输出数据流DOUT0～DOUT31。在此，有一个基本由数据字-同步单元3进行控制的写指示器，它独立于由用于所有32个数据流的(未示出的)中央单元进行控制的读指示器。优选地，每个存储装置4具有2304个宽度均为10比特的存储单元，因此可以完整地临时存储在一个帧内所传输的数据容量。
并行/串行转换器5被用来把并行的读数据rddata转换成重新约为184M比特/秒的串行输出数据流DOUT0～DOUT31。如此获得的输出数据流DOUT0～DOUT31此时是相互完全同步和同相的，因此它们可以毫无问题地由后接的耦合网络进行时间和空间上的分配。
图4示出了在本发明的数据传播时间-补偿装置1中所采用的数据字-同步单元3的简要框图。如图4所示，所述的数据字-同步单元3基本上由一个可变的连续存储单元和一个用于控制该连续存储单元的控制单元构成，所述的连续存储单元表现为上述的中间存储器。在此，可变的连续存储单元基本上由4个串联的选择寄存器31～34组成，该选择寄存器分别具有一个寄存器Q1、Q2、Q3和Q4以及一个用于选择不同输入端的相应选择级MUX1、MUX2、MUX3和MUX4。开始的两个选择寄存器31、32的选择级MUX1和MUX2在此分别具有一个用于保持存放在寄存器内的数据内容或数据字的输入端h、一个用于插入预定特征字synw0的输入端i、一个用于接收下一寄存器的数据内容或数据字的输入端s、以及一个用于接收原本的输入数据或并行输入数据流hsdata、hsadr的输入端d。在本实施例中，所述的选择寄存器34只具有所述的输入端h和d。选择寄存器33具有输入端h、s和d。
状态机35基本上通过控制信号s1～s4控制着选择寄存器31～34的选择级MUX1～MUX4，其中除了选择4个输入端之外还可以输出一个空指令(随意)和不控制上述的输入端。存储在第一寄存器Q1和最后寄存器Q4内的地址另外还可以通过测定单元或比较电路36和37进行测定，其中优选地检验一个给出了所述预定特征字synw0在数据帧内的位置的地址adr＝0。测定单元36和37与状态机35一起产生控制单元来控制所述可变的连续存储单元31～34。在此，该控制信号基本上是一个主同步信号sync4和信号hsdv，前者还以公共的同步信号形式被所述并行/串行转换器5用来读取存储装置4，并且主要被用作参考点以写入所述的存储装置4，而信号hsdv则给出了必须接收有效的新数据。
此时，由状态机35控制所述可变的连续存储单元的所谓的填充状态f0-f4，该连续存储单元表现为图4所示的FIFO存储器，使得根据情况插入或去掉一个帧特征字或预定的特征字synw0，但也可以简单地移位所述的数据或数据流。一个由中央单元进行控制的读地址连续地运行或控制存储装置4的2304个地址，而所述的写地址分别由第一选择寄存器31以equadr的形式进行提供，并尤其可以跳过或双倍占用地址0，因此产生接近或远离所述的读和写指示器。所述的存储装置4优选地由一个RAM(随机存取存储器)组成，并且优选地以时分多路复用方法进行控制，其中优选地在读之前实施写。利用这种方式，如果所述的读地址和写地址相等，则不会产生其它问题。
如果并行输入数据流hsdata和hsadr中的数据太快，也即在主同步信号sync4之前产生一个指示该状态的信号hsdv，那么所述的中间存储器将填补一个存储位置或一个选择寄存器(Q3、Q2、Q1包含有效的数据(在正常工作下只有寄存器Q2和Q1含有有效数据))。另一方面，如果输入数据太长，也即已经出现主同步信号sync4而且信号hsdv指示出还有出现数据，那么便使中间存储器空出一个存储位置(只有Q1还包含有有效数据)。利用该方式不会使各个数据帧出现讹误，其中最多可以补偿0.6数据字/帧的速度差异。在此需要指出的是，太快或太长地到达的数据必须出现2304次，直到写指示器超过所述存储装置4上的读指示器(或者相反)。
下面来详细讲述数据字-同步单元3的作用方式。
原则上，对于图3所示的可变连续存储单元31～34而言，存在五种填充状态f0～f4。在此，填充状态f0指示出在寄存器内没有数据，譬如在初始状态下便是如此。在填充状态f1，寄存器Q1只有有效的数据。在填充状态f2下，寄存器Q1和Q2具有有效数据，而在填充状态f3时是寄存器Q1～Q3具有有效数据，以及在填充状态f4下是寄存器Q1～Q4具有有效数据。在接通或复位所述的数据字-同步单元3之后，首先出现填充状态f0。利用下一时钟把电路置为填充状态f2，其中在寄存器Q1和Q2内插入预定的特征字synw0。
tQ1＝xx Q2＝xx Q3＝xxQ4＝xx (f0)t+1 Q1＝synw0Q2＝synw0Q3＝xxQ4＝xx (f2)hsdv＝0s1＝i，s2＝i，s3＝随意，s4＝随意，其中t+1表示增加92MHz时钟信号的一个时钟周期。
另一方面，如果针对所述可变的连续存储单元而出现了数据，也即hsdv＝1，那么由状态机35把控制信号置为s1＝i，s2＝d，s3＝s4＝随意，由此得出如下的状态tQ1＝xxQ2＝xxQ3＝xxQ4＝xx (f0)t+1 Q1＝synw0 Q2＝hsdata+hsadr Q3＝xxQ4＝xx (f2)填充状态f2为正常工作方式，其中数据hsdata和hsadr被移位穿过选择寄存器32和31。
接下来讲述所述数据字-同步单元3针对不同于正常工作方式的各种情况的特性。在该情形下，数据值xx是任意的数据值，它由控制指令“随意”来产生。但随时保证这种数据不从寄存器向外输出。
如果数据到达太慢，也即譬如只有在所述串行输入数据流(184MHz)的11个时钟之后才到达一个新的数据或新的数据字，那么所述的信号hsdv在主同步信号sync4期间已被置为0。在该情形下输出控制信号s1＝s，而其它的控制信号s2～s4则输出指令“随意”。
t Q1＝data1Q2＝data2Q3＝xx Q4＝xx (f2)t+1 Q1＝data2Q2＝xx Q3＝xx Q4＝xx (f1)另一方面，如果数据是同时到达的，也即恰好在所述串行输入数据流(184MHz)的10个时钟之后到达新的数据，那么信号hsdv被置为1，以及主同步信号sync4同样也被置为1。由状态机35控制所述的信号s1～s4，使得s1＝s，s2＝d，s3＝s4＝“随意”。
tQ1＝data1Q2＝data2 Q3＝xxQ4＝xx (f2)t+1 Q1＝data2Q2＝hsdata+hsa Q3＝xxQ4＝xx (f2)如果没有出现新的数据和没有出现新的主同步信号sync4，则由状态机35控制所述可变的连续存储单元，使得s1＝h，s2＝h，s3＝s4＝“随意”。
tQ1＝data1Q2＝data2 Q3＝xxQ4＝xx (f2)t+1 Q1＝data1Q2＝data2 Q3＝xxQ4＝xx (f2)另一方面，如果数据到得太快，也即在串行输入数据流(184MHz)的9个时钟之后已经有一个新的数据或数据字到达，则信号hsdv被置为1，以及所述的主同步信号sync4被置为0。在此时，由状态机35以如下方式控制所述可变的连续存储单元s1＝h，s2＝h，s3＝d，以及s4＝“随意”。
tQ1＝data1 Q2＝data2 Q3＝xxQ4＝xx (f2)
t+1 Q1＝data1 Q2＝data2 Q3＝hsdata+hsadr Q4＝xx (f3)尤其当在填充状态f4中数据到达得太快时(也即在所述串行输入数据流(184MHz)的9个时钟之后)，或当在填充状态f1中数据到达得太慢时(也即在所述串行输入数据流(184MHz)的11个时钟之后)，便会产生紧急的情况。在该填充状态下，通过所述的测定单元36和37来观察所述的地址，其中，若该地址与预定的特征字的地址相一致，则输出测定信号n1和n4。
因此，所述的数据和主同步信号sync4可以同时到达，也即在串行输入数据流(184MHz)的10个时钟之后到达一个新数据或一个新数据字。在此由状态机35获得信号hsdv＝1、sync4＝1以及测定信号n1＝0。随后按如下方式来控制所述可变的连续存储单元s1＝d，s2＝s3＝s4＝“随意”。
tQ1＝data1Q2＝xxQ3＝xxQ4＝xx (f1)t+1 Q1＝hsdata+hsadr Q2＝xxQ3＝xxQ4＝xx (f1)另一方面，如果在寄存器Q1内通过测定单元37确定出预定的特征字的地址，也即n1＝1且出现信号hsdv＝0、sync4＝1，那么就由状态机35按如下方式进行控制s1＝h，s2＝s3＝s4＝“随意”。
tQ1＝synw0Q2＝xxQ3＝xxQ4＝xx (f1)t+1 Q1＝synw0Q2＝xxQ3＝xxQ4＝xx (f1)另外还可能出现如下情形，即数据到达得太慢并且已出现主同步信号sync4。在此，信号hsdv被置为0，其中没有测出所述预定的特征字的地址，也即n1＝0。在该情形下由状态机35产生如下的控制s1＝h，s2＝s3＝s4＝“随意”。
tQ1＝data1Q2＝xxQ3＝xxQ4＝xx (f1)t+1 Q1＝data1Q2＝xxQ3＝xxQ4＝xx (f1)于是在存储装置4内以相同的地址写两次。写指示器相对于读指示器进行移位。
另一方面，如果数据再次到达得太快，也即在串行输入数据流(184MHz)的9个时钟之后已经有一个新的数据到达，则信号hsdv被置为1，以及所述的主同步信号sync4被置为0。状态机35适合s1＝h，s2＝d，s3＝s4＝“随意”。
tQ1＝data1 Q2＝xxQ3＝xx Q4＝xx (f1)t+1 Q1＝data1 Q2＝hsdata+hsadr Q3＝xx Q4＝xx (f2)如果没有出现新数据和没有出现主同步信号sync4，则状态机35原本就不必进行控制。但是，若寄存器Q1内的数据的地址具有所述预定的特征字的地址，则在所述的寄存器Q2中插入该预定的特征字synw0，以便返回到正常工作状态或填充状态f2。这是进行同步字插入时的位置。因此在存储装置4内对写指示器进行移位。信号hsdv和sync4在此时被置为0，其中由测定单元37输出信号n1＝1。在该情形下，状态机适合s1＝h，s2＝i，s3＝s4＝“随意”。
tQ1＝synw0Q2＝xx Q3＝xxQ4＝xx (f1)t+1 Q1＝synw0Q2＝synw0Q3＝xxQ4＝xx (f2)另外还可能出现如下情况，即所述的数据和主同步信号sync4同时到达，而且寄存器Q4内的数据的地址与预定的特征字的地址相一致。该情况被有利地用来在存储装置4内创造空闲空间。在此，存储装置4内的写指示器向前跳过一个地址而不会使数据产生讹误，因为跳过的是总是存在有相同数据、也即预定特征字的地址0。当数据已从选择寄存器34移位到选择寄存器31时，只有在主同步信号sync4的四个脉冲之后才进行该跳跃。此时所述的信号hsdv、sync4和n4被置为1，其中状态机35适合s1＝s，s2＝s，s3＝d，s4＝“随意”。
t Q1＝data1 Q2＝data2 Q3＝data3Q4＝synw0 (f4)t+1 Q1＝data2 Q2＝data3 Q3＝hsdata+hsadr Q4＝xx (f3)另一方面，如果数据又太快，而且在寄存器Q4中存在不同于预定特征字synw0的数据，那么便丢失该新数据，同时到达所述可变的连续存储单元的极限。对于该情形将产生信号hsdv＝1，sync4＝0以及n4＝0。状态机适合s1＝h，s2＝h，s3＝h以及s4＝h。
tQ1＝data1Q2＝data2 Q3＝data3 Q4＝data4 (f4)t+1 Q1＝data1Q2＝data2 Q3＝data3 Q4＝data4 (f4)另一方面，如果数据太快，而且在寄存器Q4中存在预定的特征字synw0，则在寄存器Q4中接收所述的新数据，并把其它数据保持在寄存器Q1～Q3内。这意味着重写掉所述预定的特征字synw0，并且写指示器在存储装置4中跳过地址0。在该情形下也进一步阻止了数据讹误。此时，在状态机35上所施加的信号为hsdv＝1，sync4＝0以及n4＝1。因此状态机适合s1＝s2＝s3＝h以及s4＝d。
t Q1＝data1 Q2＝data2 Q3＝data3 Q4＝synw0 (f4)t+1 Q1＝data1 Q2＝data2 Q3＝data3 Q4＝hsdata+hsadr (f4)因此可以补偿0.6字/数据帧的速度差异。
本发明在上文是借助具有2304个数据信道的数据帧且数据速率为184M比特/秒进行讲述的。但本发明并不局限于此，具体地说它可包括所有其它的、具有不同数量的信道和/或数据速率的数据帧。同样，所述在本发明中用数据字synw0实现的预定特征字也可以用其它的或多个其它的数据字来代替。
权利要求
1.用于在许多串行的输入数据流(DIN0...DIN31)中补偿数据传播时间的装置，其中所述的输入数据流(DIN0...DIN31)在时分多路复用系统中具有至少一个预定的特征字(synw0)，具有许多串行/并行转换器(2)，用于把许多串行输入数据流(DIN0...DIN31)转换成许多并行输入数据流(hsdata，hsadr)；许多数据字-同步单元(3)，用于在数据字平面(T)上把许多并行输入数据流(hsdata，hsadr)同步成许多同步的并行输入数据流(equdata，equadr)，其中，数据字平面上的同步表现为向许多并行输入数据流(hsdata，hsadr)插入/取消至少一个预定的特征字(synw0)；许多存储装置(4)，用于临时存储所述在数据字平面上被同步的并行输入数据流(equdata，equadr)；以及许多并行/串行转换器(5)，用于同时读出所述存储在许多存储装置(4)内的同步的并行输入数据流(equdata，equadr)和用于转换成许多串行输出数据流(DOUT0...DOUT31)。
2.如权利要求1所述的装置，其特征在于所述的许多串行/并行转换器(2)另外还执行所述许多输入数据流(DIN0...DIN31)的相位匹配。
3.如权利要求1或2所述的装置，其特征在于所述的许多数据字-同步单元(3)分别具有一个可变的连续存储单元(31，32，33，34)和一个用于控制所述连续存储单元的控制单元(35，36，37)。
4.如权利要求3所述的装置，其特征在于所述可变的连续存储单元具有许多串联的、且带有相应选择级(MUX1...MUX4)的寄存器(Q1...Q4)，所述的选择级被用于选择不同的输入端(h，d，i，s)。
5.如权利要求4所述的装置，其特征在于所述的不同输入端以输入数据的形式而获得所述包含在相应寄存器内的数据(h)、所述的至少一个预定的特征字(i)、所述包含在前联寄存器内的数据(s)或所述的并行输入数据流(d)。
6.如权利要求3～5之一所述的装置，其特征在于所述的控制单元具有一个测定单元(36，37)，用于测定所述至少一个预定的特征字(synw0)的地址(adr0)。
7.如权利要求3～6之一所述的装置，其特征在于所述可变的存储单元(31～34)具有一个可变的FIFO存储器。
8.如权利要求3～6之一所述的装置，其特征在于所述的控制单元具有一个状态机(35)。
9.用于在许多串行的输入数据流(DIN0...DIN31)中补偿数据传播时间的方法，其中所述的输入数据流(DIN0...DIN31)在时分多路复用系统中具有至少一个预定的特征字(synw0)，包括如下步骤a)把许多串行输入数据流(DIN0...DIN31)转换成许多并行输入数据流(hsdata，hsadr)；b)在数据字平面(T)上把许多并行输入数据流(hsdata，hsadr)同步成许多同步的并行输入数据流(equdata，equadr)，其中，数据字平面上的同步表现为向许多并行输入数据流(hsdata，hsadr)插入/取消至少一个预定的特征字(synw0)；c)把所述在数据字平面上被同步的并行输入数据流(equdata，equadr)存储到许多存储装置(4)中；以及d)同时读出所述存储在许多存储装置(4)内的同步的并行输入数据流(equdata，equadr)，并将其转换成许多串行输出数据流(DOUT0...DOUT31)
10.如权利要求9所述的方法，其特征在于在步骤a)中另外还执行所述许多输入数据流(DIN0...DIN31)的相位匹配。
11.如权利要求9或10所述的方法，其特征在于当在主同步信号(SYNC4)之前施加所述的数据值时，在步骤b)中把所述的并行输入数据流(hsdata，hsadr)的数据字存放到未被占用的串联寄存器(Q1...Q4)中。
12.如权利要求9或10所述的方法，其特征在于当所述的数据值出现在主时钟信号(SYNC4)之后时，在步骤b)中将所述的并行输入数据流(hsdata，hsadr)的数据值从被占用的串联寄存器中移位。
13.如权利要求9或10所述的方法，其特征在于当所述的数据值与主时钟信号(sync4)同步地到达，且所有的串联寄存器(Q1～Q4)被占用时，在步骤b)中取消所述的预定特征字(synw0)作为数据值。
14.如权利要求9或10所述的方法，其特征在于当所述预定的特征字作为数据字被存放在所述串联的寄存器(Q1～Q4)之一中，且所述的寄存器不具有正常占用(f2)时，在步骤b)中插入所述预定的特征字(synw0)。
全文摘要
本发明涉及用于补偿数据传播时间的一种装置和方法，具有许多串行/并行转换器(2)、许多数据字－同步单元(3)、许多存储装置(4)以及许多并行/串行转换器(5)，所述的并行/串行转换器用于同时读出存储在许多存储装置(4)内的数据。尤其通过向许多数据流中插入或取消至少一个预定的特征字来获得数据传播时间的补偿。
文档编号H04Q11/04GK1411675SQ0081727
公开日2003年4月16日 申请日期2000年12月14日 优先权日1999年12月17日
发明者C·温克 申请人:西门子公司