专利名称：码分多址系统传送矩阵系数计算的制作方法
技术领域：
本发明是关于无线数字通信系统，特别是本发明是关于无线TD-CDMA通信接收器内用于分码、扰码和信道响应的卷积的方法和设备，以计算系统传送矩阵系数。
背景技术：
在像是由第三代合伙人计划(Third Generation Partnership Project，3GPP)所规定的TD-CDMA系统内的通信期间，基站和用户设备(UE)之间的每一信号脉冲都会以化分成时隙的方式沿着帧结构发送和接收。图1显示包含位于两数据符号丛集(burst)之间一预定中置码(midamble)的通信脉冲时隙结构，尤其是为了信道评估目的由基站指派至UE的结构。中置码信息的特征在于有许多码片，其中TC代表码片期间而Lm为中置码长度。在接收器内运作的滤波器会将前置码码片转换成由实体和虚数成分构成的信道响应，因为TD-CDMA系统允许将许多UE指派至相同时隙，每个都有独一的展频码以及附加的展频因子，来分辨彼此的UE中置码信道代表。扰码附加至信号上以分辨出基站彼此，藉此避免基站内部干扰，这有可能发生于UE在两邻近基站范围内时。
在无线传送通过发射器与接收器之间的空间时，信号干扰以及外部噪声影响会让接收到的信号不同于原始状态。因此，在通信系统内，发展出一套对于特定基站和UE来说独一的已知系统传输特性的代表非常有用。在3GPP系统内，为此使用了系数值的系统传输矩阵A以及/或其复合共轭转置(conjugate transpose)AH。将接收到的信号供应至系统传输矩阵系数是一种方式，可以从所接收受到外部影响的信号中取得原始信号数据。
发明内容
本发明提供一种数据处理的设备和方法，其特别适用于分码、扰码和信道响应的结合卷积，以架构出系统传送系数矩阵，而仍旧能够维持和在分别执行每一卷积时相同的电路大小和执行时间。
本发明包含特别是处理一系列双元素数据值V1至Vx(像是复数代表)的设备和方法，其中整数m从1到x的数据值Vm对应至具有N位二进制值的第一元素Am和第二元素Bm，其中N为正偶整数，来产生一系列数据值V’1至V’y，其中每一整数p从1至y的数据值V’p对应至第一元素A’p和第二元素B’p。较好是，一系列数据值V1至Vx代表具有2M展频因子(其中M为整数并且2M≤N)的通信信号的信道反应值。在这种案例中，N位二进制值代表随复通信信号的信道码值，并且一系列数据值V’1至V’y代表一列系统传输矩阵值，N较好是2的乘方。
在此提供第一元素位移缓存器R1和第二元素位移缓存器R2，每个缓存器R1、R2都具有一系列N位置Ci，每个整数i都从1至N，每个缓存器R1、R2都分别随附第一元素加法器电路A1，1、A1，2，以及第二元素加法器电路A2，1、A2，2。
每个加法器电路都具有一系列N/2选择性可控制输入Ik，每个整数k从1至N/2。每个加法器电路输入都和不同的缓存器位置耦合，来接收其数据。通过随附个别缓存器位置的控制位可控制每个加法器电路输入，其中控制位会集体响应N位二进制值。每一随附缓存器RR的位置Ci的控制位Bi和随附缓存器RI的位置Ci的控制位Bi相同，其中每一整数i从1至N，如此根据控制位的值，输入会接收来自其耦合位置的数据，当成接收的数据的值或反向值。每个加法器电路都具有一输入，用于输出其个别可控制输入所接收的值总合。
较好是，第一元素加法器电路A1，1和缓存器R1耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每个整数k从1至N/2。第二元素加法器电路A2，1和缓存器R1耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每个整数k从1至N/2。第一元素加法器电路A1，2和缓存器R2耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每个整数k从1至N/2。第二元素加法器电路A2，2和缓存器R2耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每个整数k从1至N/2。
第一元素结合器电路耦合至第一元素加法器电路A1，1、A1，2的输出，用于输出处理值V’p的第一元素值A’p。第二元素结合器电路耦合至第二元素加法器电路A2，1、A2，2的输出，用于输出处理值V’p的第一元素值B’p。
缓存器RR、RI可操作将其个别位置的数据位移，并接收新的数据而产生下一个处理值V’p+1。较好是，缓存器R1、R2可操作来将个别位置Ci-1至位置Ci的数据位移，其中每个整数i从2至N，并在位置C1内接收新数据而产生下一个处理值。
较好是，所提供的控制电路可根据通信(对应至要处理的数据值串行)的展频因子，操作来控制缓存器和加法器电路。控制电路可操作来依序将一系列数据值V1至Vx(跟着一系列N-1零值)输入至缓存器N/2M次，以产生N/2M串数据值V’1至V’y，其中y＝x+N-1，每一代表一列系统传输矩阵值。当2M＜N时，控制电路可操作来选择性激活和关闭加法器电路的输入，如此每次一系列数据值V1至Vx输入缓存器内，来自每一缓存器不同2M输入集合就会激活，而其它加法器输入则关闭。
较好是，缓存器R1和R2为每个位置具有F位的16位置型(N＝16)，用于通过卷积移动信道响应。在多路复用器内，将使用以金字塔方式连接的最佳最少数量加法器来执行码的增质，以简化构造。利用包含从二进制表示至复杂表示而当成整个方法一部分的信道码转换，如此可从设备内消除不必要的加法器。
精通此技术的人士从下列说明中就可了解到其它目的和优点。
图1显示一包含多重码片的中置码的时隙结构，本发明运作其上。
图2A显示用于将信道响应的实数部分卷积的设备。
图2B显示用于将信道响应的虚数部分卷积的设备。
图3显示用于将图2A和图2B设备的输出加总，以产生用于建构系统传输系数矩阵的实数和虚数输出的设备。
图4显示显示用于图2A和图2B的加法器树枝状输入的较佳电路。
图5显示系统传输矩阵复合共轭转置AH的尺寸。
图6显示展频因子1的系统传输矩阵复合共轭转置AH的尺寸。
具体实施例方式
下面将参考
较佳具体实施例，其中相同的号码代表相同的元素。
请参阅图2A和2B，其中分别说明电路图100和200，用于执行TD-CDMA时隙随附的一系列实质和虚数信道响应码片值的卷积。信道响应值区分成实质部分CRR和虚数部分CRI。电路100会处理实质信道响应CRR，而电路200则处理虚数信道响应CRI。
在图2A内，缓存器RR较好是16位缓存器，可接收信道响应CRR的实数部分。缓存器RR的每个位置Ci(i＝0至15)每个位置具有F位，其中F为选取的数据位大小，较好是10。对应至较佳信道码大小的位置数目前在3GPP内指定为16，并且较好系数字2的乘幂。实数成分电路100包含复数个元素A1-A14，每一加法器元素都具有两输入一输出(为该两输入的合)的加法器。加法器元素A1-A8较好如图4内所说明来设定。加法器元素A9-A14较好是简单加法器。
加法器元素A1、A2、A3、A4接收来自缓存器RR奇数位置的输入，并在其输入对上执行加法或减法。类似地，加法器元素A5、A6、A7和A8耦合至缓存器RR，以在信道响应值上执行加法或减法，但是只在缓存器RR的偶数位置上运作。集合来说，加法器元素A1-A4、A9-A11形成一个加法器树枝状电路，具有由元素A1-A4定义的输入以及元素A11定义的输出。类似地，加法器元素A5-A8、A12-A14形成第二加法器树枝状电路。加法器树枝状电路的随附缓存器RR，计算出自由缓存器RR所处理的CRR值的处理值虚数部分。
用来当成控制信号，具有位CC0至CC15的信道码CC会输入至加法器元素A1至A8。二进制信道码根据个别控制位控制加法器元素A1至A8执行加法或减法，较好是当信道码CC位＝0时为加法并且当信道码CC位＝1时为减法。
图4说明输入加法器元素A1具有一个加法器A1’以及两个二的互补设备TC1、TC2的较佳构造。输入CRR1和CRR3接收缓存器RR第二和第四位置C1、C3内含的实数信道响应值，由二的互补设备TC1、TC2来处理。利用加法器A1’加总二的互补设备TC1、TC2的输入，而达成CCR值加法或减法。这两互补设备TC1、TC2利用将值或其二的互补传递至加法器A1’，以便在输入值上操作。16位信道码控制信号CC的第二位CC1利用二的互补设备TC1执行操作判断，而信道码的第四位CC3则利用二的互补设备TC2执行操作的判断。
请参阅图2A，加法器A9执行由A1和A2执行的加总的汇总。类似地，加法器A10执行A3总合和A4总合的加总，加法器A12执行A5总合和A6总合的加总，并且加法器A13将A7和A8加在一起。加法器A11利用将A9和A10的总合加起来以产生输出AC，就是实数信道响应值的实数部分。输出iAD(实数信道响应值的虚数部分)为加法器A14所产生的加总，就是加法器A12和A13的输出加总。
如图2B内所示的处理电路200构造类似于图2A内所示的电路100。不过，位移缓存器RI接收信道响应的虚数部分CRI。加法器元素A15至A28对应于加法器元素A1至A14，产生具有两随附加法器树枝状电路的缓存器RI。图2B内所示电路200的加法器树枝状电路的两输出为图2A内所适用于电路100的相反，其中对应至实数部份显示当成输出BD的值来自缓存器RI的偶数位置，并且对应至虚数输出jBC的值为缓存器RI奇数位置的最后总合。关于偶数和奇数缓存器位置的实数和虚数输出的组态可完全反向，并获得一样的结果。尤其是，以图2A和2B内交换的缓存器RR和RI来说，输出AC和jBC得自于偶数缓存器位置并且输出BD和jAD则得自于奇数缓存器位置。
虽然图2A和2B的缓存器已经各自用16位置来代表，依照本发明的信道响应值的卷积通常可使用具有2N缓存器位置的缓存器来达成，并且结合所有据此设定的多或少加法器，以执行偶数和奇数缓存器位置上的加总。
电路100和200的四个输出值AC、BD、jAD和jBC代表乘法运算的实数和虚数部分，如方程式1内所示AH＝(A+jB)*(C+jD)方程式1
其中A信道响应的实数部分，B为信道响应的虚数部分，并且其中C对应至信道码CC的位C1、C3、C5、C7、C9、C11、C13、C15，D对应至信道码的位C0、C2、C4、C6、C8、C10、C12、C14。每个信道码位代表纯实数或纯虚数的值。因此，加法器树枝状电路可联机至缓存器RR和RI的所有奇数或所有偶数位置。依照本发明用于判断哪个信道码位为实数或虚数所使用的加法器树枝状消除了乘法器的需求，乘法器会消耗较多的硬件空间。
如图3内所示，提供额外电路来结合电路100、200的加法器树枝状，产生用于架构系统传输系数矩阵复合共轭转置AH的系数值(对应至实数和虚数输出值)。减法器S1随附于电路100的输出AC以及电路200的输出B0，以减去已处理的实数信道响应信号的实数部分以及虚数信道响应信号的实数部分。加法器A29随附于电路200的输出jBC以及电路100的输出jAD，以将已处理的虚数信道响应信号的虚数部分以及实数信道响应信号的虚数部分相加。然后将加法器A29产生的加总传递过用于虚数输出的二的互补设备TC3，而产生A矩阵的复合共轭。在本发明的其它具体实施例内，已将设备TC3省略，因此允许图2A、2B和3的电路产生A矩阵，其在CDMA信号的处理中也非常有用。
较好是，信道码CC为方程式2所示16位长扰码S和修改过的16位展频码SCM的异或(XOR)运算，所建立的16位长二进制数。
CC＝S XOR SCM 方程式2若要产生16位SCM，利用重复展频码SC的第一SF位数，直到产生16位值来修改展频码SC，其中SF为展频因子值。例如，对于展频码因子SF8以及展频码SC＝0011 1111 0000 1010来说，修改过的展频码SCM＝00111111 0011 1111即是SC的前八个位数重复了两次。以此方式建构的信道码提供了信道重复CR值、展频码SC和扰码S卷积所需的设备。信道码CC在卷积处理期间仍旧固定，因为展频因子SF和扰码S设定用于已处理的特定UE/基站通信。藉由结合所有操作(即是扰码和展频码结合)取代在个别处理阶段内分别执行，如此就可省略乘法器。在所公布的设计中可将加法器所需的数量最佳化。
16位信道码CC会当成控制信号连续呈现给图2A的第一阶加法器元素A1至A8以及图2B的加法器元素A15至A22，用于判断输入加法器的值在加总之前是否无效或仍旧相同。如上提及，每一加法器都受到信道码位(用输入加法器的暂时位置来修正)控制。例如，加法器A1受到信道码位CC1和CC3的控制，如图2A内所是对应于缓存器RR的位置C1和C3。
此外，电路100、200和加法器树枝状电路的运算都受到展频因子SF的控制。在较佳具体实施例内，其中使用16位置缓存器，展频因子的可能值为1、2、4、8或16。每组信道响应CR要由每一电路100、200执行的完整处理周期数量取决于关系16/SF，例如对于展频因子SF＝16而言，处理电路100、200会操作CR值一个周期，对于SF＝4则处理CR值4次(16/4)。
缓存器一开始在所有位置上都为零值，一旦开始周期处理，第一CR值会初次输入位置C0并且每一位置Ci(值＝0)的内容会往右移动一个位置。缓存器RR的位置C0接收实数成分，并且缓存器RI的位置C0则接收虚数成分。复合系数值根据缓存器值计算并从图3的结合电路输出，并如上述选择性控制加法器树枝状。然后再次位移缓存器位置的值，如此缓存器位置Ci中i＞1接收来自缓存器位置Ci-1的值，并且下一个CR值输入位置C0，分别用于每一缓存器RR、RI。然后在周期期间处理会重复至整组CR值都依序输入位置C0-C15。当整组的所有CR值都已经输入，处理会继续将零值输入位置C0和每个依序位置，直到最后一个CR值移出位置C15。因此，对于CR组N值而言，在每个运算周期都有N+15输出值。一般而言，在系统用X缓存器位置设定之处，运算周期会从一组N值产生N+(X-1)输出值。
在每个处理周期输入加法器树枝状电路的作用输入数等于16/SF，当CR值处理超过一次，即是SF≠16，则每一周期会启用不同的输入组。对于展频因子SF＝8而言，第一运算周期由信道码CC0至CC7的前八位所控制。如此，图2A的加法器元素A1、A2、A5、A6和图2B的加法器元素A15、A16、A19和A20会启用来接收来自位置C0至C7的值。在此第一运算期间，所有剩余输入若接收零值也会运作。
在第二周期期间，加法器元素A3、A4、A7、A8和A17、A18、A21、A22的输入都会启用，以接收来自缓存器RR和RI的数据并且取消其它加法器树枝状输入。对于展频因子SF＝2而言，作用输入较好是第一周期来自缓存器位置C0、C1、第二周期来自C2、C3，如此最后第八周期就为C14，C15。图2A和2B的转换器101产生响应至展频因子SF的启用信号E，据此控制来自缓存器RR和RI的加法器元素输入的启用。
图5显示尺寸HxW的系统传输系数矩阵AH的方块图，其中H＝16为根据通信系统的较佳最大可能向量数。为了填满矩阵的十六列，将在信道响应序列上执行十六次运算周期，每一运算周期都由信道码控制，以判断AH矩阵上一列向量的值。对于一系列N值其中N＝57而言，每一矩阵列包含W＝72值，如此会处理该系列直到最后一个N值通过最后一个缓存器位置。N、W和H可根据特定通信系统而改变。
在3GPP内，标准资源单元RU由展频因子SF所定义。展频因子SF代表特定RU的每位码片数，或位率。因此，具有展频因子SF＝8的RU其位率为具有展频因子SF＝16的RU的两倍。如此，如图5的列7和8内所示，矩阵AH的一列用于展频因子为16的每一RU，如此只需要一个信道响应值设定过缓存器RR和RI的处理周期。展频因子等于8的RU需要两个处理周期，因此占用矩阵的两列。对于展频因子等于4而言，RU占用矩阵的4列用于通过四个信道响应。类似地，展频因子等于2的RU占用8列，并且展频因子等于1的RU占用全部16列。该系统设计成若占用15列，将以展频因子等于16执行RU的最终运算。否则，矩阵的最后一列会填满零，因为其它任何展频因子都无法填入一个矩阵列内。类似地，对于其它所有组合而言，当占用剩下的列，系统会用适当的展频因子容纳。
如图5内所示，对于展频因子16而言，矩阵的所有列都填入计算过的卷积结果系数值。对于其它所有展频因子而言，由于启用信号E控制加法器树枝状输入，在矩阵列一端或两端上会产生连续零的区块，而在处理期间强迫选择的零值。例如，对于展频因子SF＝8而言，因为只启用缓存器前8位置随附的输入，所以列1的最后8个值为零，并且在第一操作周期的最后8周期包含零值。类似地，因为位置C0至C7随附的加法器树枝状输入未启用，并且在第二通过的头8处理反复时位置C8至C15具有零值，则矩阵(随附第二处理周期结果)内列2的前8值为零。
图6显示在展频因子SF＝1的加法器元素上启用信号E的效果。在信道响应的第一通过期间，因为受到启用信号E的控制，从位置C1至C15的加法器树枝状输入并未启用，所以加法器元素A5和A19只会处理来自位置C0的输入。在第二通过期间，当只有缓存器位置C15提供启用的输入给加法器，则来自缓存器位置C1的输入提供单独输入至加法器树枝状等等，直到第十六周期。
虽然已经藉由参考某些特定具体实施例来说明部分本发明，这些细节用于指示而非限制。精通此技术的人士就能了解，在不悖离此处说明的本发明精神和领域之下，可对结构以及操作模式方面可进行许多修改。
权利要求
1.一种特别用于处理一系列数据值V1至Vx的设备，其中整数m从1到x的数据值Vm对应至复数Am+jBm，其中j=-1,]]>具有2N位二进制值，其中N为大于1的整数，来产生一系列数据值V’1至V’y，其中每一整数p从1至y的数据值V’p对应至复数A’p+jB’p，该设备包含一实数成分位移缓存器RR和一虚数成分位移缓存器RI；每一缓存器都具有一系列2N位置Ci，每一整数i都从1至2N；每一缓存器都分别随附一实数成分加法器电路RAR、RAI以及分别随附一虚数成分加法器电路IAR、IAI；每一加法器电路都具有一系列2N-1选择性可控制输入Ik，其中每一整数k从1至2N-1；该实数成分加法器电路RAR和缓存器RR耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每个整数k从1至2N-1；该虚数成分加法器电路IAR和缓存器RR耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每个整数k从1至2N-1；该实数成分加法器电路RAI和缓存器RI耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每个整数k从1至2N-1；该虚数成分加法器电路IAI和缓存器RI耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每个整数k从1至2N-1；每一输入都可通过每一缓存器位置随附的控制位来控制，其中该控制位会集合对应至2N位二进制值并且缓存器RR的位置Ci随附的每一控制位Bi和缓存器RI的对应位置Ci的该控制位Bi相同，其中每一整数i从1至2N，如此根据该控制位的值，该输入会接收来自其耦合位置的数据，当成该接收的数据的值或反向值；每一加法器电路都具有一输出，用于输出其个别可控制输入所接收的值总合；一实数成分结合器电路，其耦合至该实数成分加法器电路RAR、RAI的该输出，用于输出一已处理值V’p的一结合实数成分值A’p；一虚数成分结合器电路，其耦合至该虚数成分加法器电路IAR、IAI的该输出，用于输出一已处理值V’p的一结合虚数成分值jB’p；以及该缓存器RR、RI可操作来将个别位置Ci-1至位置Ci的该数据位移，其中每一整数i从2至2N，并在位置C1内接收新数据而产生下一经处理的值V’p+1。
2.如权利要求1所述的设备，该处理已接收的CDMA通信数据，在此该系列数据值V1至Vx代表一具有2M展频因子的通信信号的信道响应值，其中M为小于等于N的正整数，2N位二进制值代表该通信信号随附的一信道码值，并且一系列数据值V’1至V’y代表一列系统传输系数矩阵值，进一步包含一控制电路，可根据一对应至要处理的该系列数据值的通信的该展频因子，于操作上控制该缓存器和加法器电路；该控制电路可操作来依序将一系列数据值V1至Vx(被一系列2N-1零值跟着)输入至该缓存器2N-M次，以产生2N-M串数据值V’1至V’y，其中y＝x+2N-1，每一代表一列该系统传输系数矩阵值；以及当2M＜2N时，该控制电路可操作来选择性激活和关闭该加法器电路的输入，如此每次该系列数据值V1至Vx输入该等缓存器内，来自每一缓存器不同2M输入集合就会激活，而其它加法器输入则关闭。
3.如权利要求2所述的设备，其特征在于，N＝4，如此每一缓存器都具有十六位置并且其中每一加法器电路都具有八个输入以及七个加法器形成的树。
4.如权利要求2所述的设备，其特征在于，每一加法器电路包含一2N-1-1加法器形成的树。
5.如权利要求4所述的设备，其特征在于，该缓存器位置数据为二进制值，并且每一加法器电路输入包含一选择性运算的二的互补电路，若该对应的控制位为一或该接收值的该二的互补，或该控制位为零，则用于接收来自对应缓存器位置的输入的值。
6.如权利要求5所述的设备，其特征在于，该实数成分结合器电路包含一减法器，用于从和该虚数成分缓存器RR耦合的该实数成分加法器电路RAI的输出值中，减去耦合至该实数成分缓存器RR的该实数成分加法器电路RAR的该输出，以产生该结合的实数成分值；以及该虚数成分结合器电路包含一加法器，用于将和该实数成分缓存器RR耦合的该虚数成分加法器电路IAR的输出值与和该虚数成分缓存器RR耦合的该虚数成分加法器电路RAI的输出值相加，以产生一加总值；以及一耦合至该加法器的二的互补电路，以接收该加总值并产生一二的互补，来当成该已组合的虚数成分值。
7.如权利要求1所述的设备，其特征在于，每一加法器电路包含一2N-1-1加法器形成的树。
8.如权利要求7所述的设备，其特征在于，该缓存器位置数据为二进制值，并且每一加法器电路输入包含一选择性运算的二的互补电路，若该对应的控制位为一或该接收值的该二的互补，或该控制位为零，则用于接收来自对应缓存器位置的输入的值。
9.如权利要求8所述的设备，其特征在于，该实数成分结合器电路包含一减法器，用于从和该虚数成分缓存器RR耦合的该实数成分加法器电路RAI的输出值中，减去耦合至该实数成分缓存器RR的该实数成分加法器电路RAR的该输出，以产生该结合的实数成分值；以及该虚数成分结合器电路包含一加法器，用于将和该实数成分缓存器RR耦合的该虚数成分加法器电路IAR的输出值与和该虚数成分缓存器RR耦合的该虚数成分加法器电路RAI的输出值相加，以产生一加总值；以及一耦合至该加法器的二的互补电路，以接收该加总值并产生一二的互补，来当成该已组合的虚数成分值。
10.一种特别用于处理一系列数据值V1至Vx的方法，其中整数m从1到x的数据值Vm对应至复数Am+jBm，其中j=-1,]]>具有2N位二进制值，其中N为大于1的整数，来产生一系列数据值V’1至V’y’其中每一整数p从1至y的数据值V’p对应至复数A’p+jB’p，该方法包含提供一实数成分位移缓存器RR和一虚数成分位移缓存器RI；每一缓存器都具有一系列2N位置Ci，其中每一整数i从1至2N，每一位置都具有一零值当成其初始内容；每一缓存器都分别随附一实数成分加法器电路RAR、RAI以及分别随附一虚数成分加法器电路IAR、IAI；每一加法器电路都具有一系列2N-1选择性可控制输入Ik，其中每一整数k从1至2N-1，该实数成分加法器电路RAR和该缓存器RR耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每一整数k从1至2N-1；该虚数成分加法器电路IAR和该缓存器RR耦合，如此该输入Ik接收来自缓存器位置C2k的数据，其中每一整数k从1至2N-1，该实数成分加法器电路RAI和该缓存器RI耦合，如此该输入Ik接收来自缓存器位置C2k的数据，其中每一整数k从1至2N-1，该虚数成分加法器电路IAI和该缓存器RI耦合，如此该输入Ik接收来自缓存器位置C2k-1的数据，其中每一整数k从1至2N-1，每一输入都可通过每一缓存器位置随附的控制位来控制，在此该控制位会集合对应至该2N位二进制值，并且缓存器RR的位置Ci随附的每一控制位Bi等于缓存器RI的位置Ci随附的每一控制位Bi，其中每一整数i从1至2N，如此该输入根据该控制位值，接收来自该位置的数据至其耦合处，当成该位置内容的值或反向值；每一加法器电路具有一输出，用于输出其个别可控制输入所接收的值总合；一实数成分结合器电路耦合至该实数成分加法器电路RAR、RAI的输出，用以输出一结合的实数成分值；以及一虚数成分结合器电路耦合至该虚数成分加法器电路IAR、IAI的输出，用以输出一结合的虚数成分值；以及利用将个别位置Ci-1的内容位移至位置Ci，其中每一i从2至2N、接收该实数成分Am当成实数缓存器RR的位置C1的新内容，以及接收该虚数成分Bm当成虚数缓存器RI的位置C1的新内容，来依序处理每一数据值Vm，藉此产生对应至复数A’p+jB’p的已处理数据V’p，其中A’p为该实数成分结合器电路所输出的已结合实数成分值，并且jB’p为该虚数成分结合器电路所输出的已结合虚数成分值。
11.如权利要求10所述的方法，其处理已接收的CDMA通信数据，在此该系列数据值V1至Vx代表一具有2M展频因子的通信信号的信道响应值，其中M为小于等于N的整数，2N位二进制值代表该通信信号随附的一信道码值，并且一系列数据值V’1至V’y代表一列系统传输系数矩阵值，进一步包含依序将一系列被一系列2N-1零值跟着的数据值V1至Vx输入至该缓存器2N-M次，以产生2N-M串数据值V’1至V’y，其中y＝x+2N-1，每一代表一列该系统传输系数矩阵值；以及当2M＜2N时，选择性激活和关闭该加法器电路的输入，如此每次该系列数据值V1至Vx输入该等缓存器内，来自每一缓存器不同2M输入集合就会激活，而其它加法器输入则关闭。
12.如权利要求11所述的方法，其特征在于，处理包含从和该虚数成分缓存器RR耦合的该实数成分加法器电路RAI的该输出值中，减去耦合至该实数成分缓存器RR的该实数成分加法器电路RAR的该输出值，以产生该结合的实数成分值；以及用于将和该实数成分缓存器RR耦合的该虚数成分加法器电路IAR的输出值与和该虚数成分缓存器RR耦合的该虚数成分加法器电路RAI的输出值相加，以产生一加总值并产生一二的互补，而当成该已结合的虚数成分值。
13.一种特别用于处理一系列双元素数据值V1至Vx的设备，其中整数m从1到x的数据值Vm对应至具有N位二进制值的一第一元素Am和一第二元素Bm，其中N为正偶整数，来产生一系列数据值V’1至V’y，其中每一整数p从1至y的数据值V’p对应至一第一元素A’p和一第二元素B’p，包含一第一元素位移缓存器R1和一第二元素位移缓存器R2；每一缓存器R1、R2都具有一系列N位置Ci，每一整数i都从1至N；每一缓存器R1、R2都分别随附一第一元素加法器电路A1，1、A1，2，以及一第二元素加法器电路A2，1、A2，2；每一加法器电路都具有一系列N/2选择性可控制输入Ik，每一整数k从1至N/2；每一加法器电路输入都和不同的缓存器位置耦合，来接收其数据；每一加法器电路输入都可通过个别缓存器位置随附的控制位来控制，其中该控制位会集合对应至N位二进制值并且缓存器RR的位置Ci随附的每一控制位Bi和缓存器RI的对应位置Ci的该控制位Bi相同，其中每一整数i从1至N，如此根据该控制位的值，该输入会接收来自其耦合位置的数据，当成该接收的数据的值或反向值；每一加法器电路都具有一输出，用于输出其个别可控制输入所接收的值总合；一第一元素结合器电路耦合至该第一元素加法器电路A1，1、A1，2的输出，用于输出已处理的值V’p的一第一元素值A’p；一第二元素结合器电路耦合至该第二元素加法器电路A2，1、A2，2的输出，用于输出已处理的值V’p的一第二元素值B’p；以及该缓存器RR、RI可操作将其个别位置的数据位移，并接收新的数据而产生下一已处理值V’p+1。
14.如权利要求13所述的设备，其特征在于该第一元素加法器电路A1，1和该缓存器R1耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每一整数k从1至N/2；该第二元素加法器电路A2，1和该缓存器R1耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每一整数k从1至N/2；该第一元素加法器电路A1，2和该缓存器R2耦合，如此输入Ik接收来自缓存器位置C2k的数据，其中每一整数k从1至N/2；该第二元素加法器电路A2，2和该缓存器R2耦合，如此输入Ik接收来自缓存器位置C2k-1的数据，其中每一整数k从1至N/2；以及该缓存器R1、R2可操作来将个别位置Ci-1至位置Ci的数据位移，其中每一整数i从2至N，并在位置C1内接收新数据而产生下一已处理值。
15.如权利要求14所述的设备，其处理已接收的CDMA通信数据，在此该系列数据值V1至Vx代表一具有2M展频因子的通信信号的信道响应值，其中M为整数并且2M≤N，N位二进制值代表该通信信号随附的一信道码值，并且一系列数据值V’1至V’y代表一列系统传输系数矩阵值，进一步包含一控制电路，可根据一对应至要处理的该系列数据值的通信的该展频因子，操作来控制该缓存器和加法器电路；该控制电路可操作来依序将一系列被一系列N-1零值跟着的数据值V1至Vx输入至缓存器N/2M次，以产生N/2M串数据值V’1至V’y，其中y＝x+N-1，每一代表一列系统传输系数矩阵值；以及当2M＜N时，该控制电路可操作来选择性激活和关闭该加法器电路的输入，如此每次该系列数据值V1至Vx输入该等缓存器内，来自每一缓存器不同2M输入集合就会激活，而其它加法器输入则关闭。
全文摘要
本发明揭示一种数据处理的设备和方法，其特别适用于分码、扰码和信道响应的结合卷积，以架构出系统传送系数矩阵，而仍旧能够维持和在分别执行每一卷积时相同的电路大小和执行时间。在此使用用于处理实数信道响应值的一缓存器以及用于处理虚数信道响应值的第二缓存器将信道响应移动通过卷积。为取代乘法器，将使用以金字塔方式连接的最佳最少数量加法器来执行码的增生，以简化构造。利用包含从二进制表示至复数表示而当成整个方法一部分的信道码转换，如此可从设备内消除不必要的加法器。
文档编号H04B1/707GK1611012SQ02826341
公开日2005年4月27日 申请日期2002年12月19日 优先权日2001年12月28日
发明者雷恩·山姆·布查特, 查以而·堤摩曼, 彼得·爱得华·贝克, 穆罕默德·游斯曼·法士黎 申请人:美商内数位科技公司