专利名称：：译码装置的制作方法
技术领域：
：本发明涉及一种搭载在诸如数据记录控制装置等内，解调盘媒体中用于记录控制等的地址信息的译码装置。
背景技术：
：近年来，作为记录媒体，光盘等盘媒体正在日益普及。在这些盘媒体中，还存在着可以记录数据的媒体。例如，DVD+R(DigitalVersatileDisc+Recordable)、DVD+RW(DigitalVersatileDisc+Rewritable)(以下，将它们称作DVD+R/RW)等，就是这种盘媒体。DVD+R/RW等光盘，在盘的平坦面(陆地；land)上具有被称作“槽”的沟所构成的轨道。该轨道略呈蛇行(摆动)，由这种蛇行中，可以读取具有一定周期的摆动信号(电压随着摆动的槽的蛇行方向变化的信号)。摆动，是与根据盘的记录格式所定的数据长的数据记录区域一一对应地形成的。在DVD+R/RW中，作为数据格式，用1帧(93字节)×26构成1扇区；作为记录格式，则给每2帧分配93个周期的摆动信号。另外，在DVD+R/RW中，通过对摆动的蛇行成分进行相位调制，调制摆动信号的相位，从而形成表示盘上的物理性的位置信息(地址信息)的地址隐含槽(ADIP)。该ADIP，以每2帧一次的比例设置，对93个周期的摆动信号中的前头的8个周期进行相位调制后制作而成。所以，从盘媒体上读出的再生信号，在摆动信号的前头的8个周期中，成为叠加有地址信息的形式。将该再生信号读出1扇区，通过组合这1扇区的ADIP，可以获取地址信息。这样，就能把握激光扫描在盘上的位置。图4是再生信号一个示例的波形图。该图所示的(a)～(c)，分别表示摆动信号的相位被调制后的再生信号A。作为相位调制的模式(pattern)，例如，可以准备3种，各模式分别对应SYNC(同步)、位值“0”、位值“1”。而且，1个扇区中的ADIP的模式的每一个可与对应的值替换，成为显示地址信息的数据。例如，图4(a)表示相当于SYNC(同步)的模式，图4(b)表示相当于位值“0”的模式，图4(c)表示相当于位值“1”的模式。此外，在该图中，“PW”、“NW”，表示再生信号A的相位的正、负；信号B，表示将再生信号A二值化后的再生数据。在该再生数据B中，在与其对应的摆动数据(将摆动信号二值化后的信号)的相位反转的部分，脉冲宽度变长。在上述摆动信号中记录的ADIP，被译码装置解调成为地址信息。在现有技术中，译码装置，例如，包括“异或”电路(以下称作“EOR电路”)、PLL电路、以及解调电路，计算出与PLL电路生成的摆动信号同步的时钟脉冲信号和该摆动信号的“异或”，再通过解调电路，解调地址信息。就是说，PLL电路，用相位比较器，对通过压控振荡器进行振荡控制的时钟脉冲与摆动信号的相位进行比较，通过电荷泵及低通滤波器，将与所述相位差对应的电压信号，反馈给压控振荡器，从而生成与摆动信号同步的时钟脉冲。EOR电路，通过求出与该摆动信号同步的时钟脉冲与该摆动信号的“异或”，检测该摆动信号的相位反转(即ADIP)。解调电路根据该检测结果，解调成地址信息。根据如此解调的地址信息，记录或再生数据。然而，在上述现有技术的译码装置中，PLL电路由模拟电路构成，该模拟PLL电路，一般地说，虽然具有很好的相位噪声特性，但跟踪性能却不尽人意。就是说，在模拟PLL电路中，难以将压控振荡器的振荡频率，高速锁定成摆动信号的频率(即高速地使时钟脉冲与摆动信号同步)。为了实现这一点，就不得不从整体上扩大电路规模，因而存在着增加成本的问题。如上所述，EOR电路，根据与PLL电路生成的时摆动信号同步的时钟脉冲，检测摆动信号的相位反转。因此，在PLL电路中的锁定时间的迟缓，就成为降低解调处理效率的原因。它也是在记录或再生数据动作时，使应答速度降低的主要因素。
发明内容本发明就是针对这种情况而采取的措施，其目的是要提供能对通过相位调制所记录的地址信息高效地进行解调处理的译码装置。为了达到上述目的，本发明之1所述的发明，是从包含地址信息在内的一定频率的摆动信号中，解调所述地址信息的译码装置，包括数字PLL电路、模拟PLL电路和解调电路。数字PLL电路，振荡输出第1时钟脉冲，计数所述摆动信号和所述第1时钟脉冲的相位差，根据该计数值，使所述第1时钟脉冲与所述摆动信号同步。另一方面，模拟PLL电路，振荡输出第2时钟脉冲，生成与所述摆动信号和所述第2时钟脉冲的相位差相对应的控制电压，根据该控制电压，使所述第2时钟脉冲与所述摆动信号同步。解调电路，可设定所述第1及第2时钟脉冲的切换，使用选择的所述第1及第2时钟脉冲的中的某一个，对所述摆动信号进行取样，解调所述地址信息。采用这种结构后，可以利用跟踪性能优良的数字PLL电路的输出，和相位噪声特性优良的模拟PLL电路的输出，高效地对地址信息进行解调处理。本发明之2所述的发明，在所述译码装置中，具有比较所述摆动信号和所述第2时钟脉冲，检测所述第2时钟脉冲与所述摆动信号同步情况的检测电路，而且，所述解调电路，根据所述检测电路的检测结果，选择所述第1及第2时钟脉冲的中的某一个。这样，在模拟PLL电路尚未锁定时，也能高效地解调地址信息。本发明之3所述的发明，所述解调电路，在直到所述第2时钟脉冲与所述摆动信号同步为止的期间，使用所述第1时钟脉冲，对所述摆动信号进行取样，在所述第2时钟脉冲与所述摆动信号同步后，使用所述第2时钟脉冲，对所述摆动信号进行取样。这样，解调电路，直到模拟PLL电路锁定为止，利用数字PLL电路生成的第1时钟脉冲，解调地址信息。而在模拟PLL电路锁定之后，利用该模拟PLL电路生成的第2时钟脉冲，解调地址信息。图1是表示数据记录控制装置具有的译码装置的一种实施方式的方框图。图2是表示该实施方式中的模拟PLL电路的一种结构示例的方框图。图3是表示该实施方式中的数字PLL电路的一种结构示例的方框图。图4是表示再生信号一种示例的波形图，(a)是表示SYNC模式，(b)是表示与位值“0”对应的模式，(c)是表示与位值“1”对应的模式。图中Wb1…将摆动信号二值化后的摆动数据；Dpck…第1时钟脉冲；Apck…第2时钟脉冲；ADD…地址信息译码装置；11…译码装置；12…数字PLL电路；13…模拟PLL电路；15…检测电路；16…解调电路。具体实施例方式下面，参阅附图，对将本发明涉及的译码装置，应用在适合于DVD+R/RW之类盘记录媒体的数据记录控制装置所包括的译码装置上的实施方式，做一阐述。在本实施方式中，在成为数据记录控制装置的记录对象的DVD+R/RW上，作为该盘内起引导槽作用的预置槽，形成螺旋状。在该预置槽上，形成所定周期的蛇行成分(摆动)。由该摆动成分获得的摆动信号，具有“817.5kHz”的频率，另外，在预置槽上，通过对摆动成分进行调制，在每隔93个摆动周期中，写入表示盘上的物理性的位置信息(地址信息)的、例如以8个摆动周期作为一个单位的ADIP(参阅图4(a)～(c))。图1是表示数字记录控制装置中的译码装置的结构的方框图。译码装置11，包括数字PLL电路12、模拟PLL电路13、分频器14、检测电路15以及解调电路16。在该译码装置11中，将从盘(在本实施方式中是DVD+R/RW)上读取的摆动信号二值化后，作为摆动数据Wb1输入。该摆动数据Wb1，在其前头8个周期，为叠加有ADIP(地址信息)的形式。数字PLL电路12，振荡输出第1时钟脉冲Dpck，供给解调电路16中设置的作为第1相位检测手段的第1“异或”电路(以下称作“第1EOR门”)17。此外，数字PLL电路12还对该电路12的输出信号和再生数据(具体的说，是摆动数据Wb1)的相位差进行计数，并根据该计数值，反馈控制第1时钟脉冲Dpck，使第1时钟脉冲Dpck与该摆动数据Wb1同步。模拟PLL电路13，振荡输出第2时钟脉冲Apck，供给解调电路16中设置的作为第2相位检测手段的第2“异或”电路(以下称作“第2EOR门”)18。此外，模拟PLL电路13还生成与该电路13的输出信号(正确地说，是其分频时钟脉冲Apck1)和再生数据(具体的说，是摆动数据Wb1)的相位差对应的控制电压，并根据该控制电压，反馈控制第2时钟脉冲Apck，使第2时钟脉冲Apck与该摆动数据Wb1同步。分频器14，用一定的分频比率(在本实施方式中，是1/32)，对模拟电路PLL13输出的第2时钟脉冲Apck进行分频，生成分频时钟脉冲Apck1，并供给检测电路15、模拟PLL电路13以及解调电路16。解调电路16，具有所述第1及第2EOR门17、18，选择器19及解调部20。第1EOR门17，输入摆动数据Wb1和从数字PLL电路12输出的第1时钟脉冲Dpck，根据该第1时钟脉冲Dpck，对摆动数据Wb1进行取样。具体地说，通过求出摆动数据Wb1和第1时钟脉冲Dpck的“异或”，检测被摆动数据Wb1记录的ADIP的相位反转模式(参阅图4所示的信号B)。即第1EOR门17，判断摆动数据Wb1和第1时钟脉冲Dpck的相位是否一致后，生成在一致的地方为L电平而在相位互相相反的地方则为H电平的第1检测信号D1。第2EOR门18，输入摆动数据Wb1和从分频器14输出的分频时钟脉冲Apck1，根据该分频时钟脉冲Apck1，对摆动数据Wb1进行取样。具体地说，通过求出摆动数据Wb1和分频时钟脉冲Apck1的“异或”，检测被摆动数据Wb1记录的ADIP的相位反转模式(参阅图4所示的信号B)。即第2EOR门18，判断摆动数据Wb1和分频时钟脉冲Apck1的相位是否一致后，生成在一致的地方为L电平而在相位互相反转的地方则为H电平的第2检测信号D2。选择器19，相应来自后文将要叙述的检测电路15的选择信号Se1，将由第1及第2EOR门17、18输出的第1及第2检测信号D1、D2，有选择地向解调部20输出。解调部20，接收该选择器19的输出信号(第1及第2检测信号D1、D2)，根据接收的该信号，解调地址信息ADD。就是说，解调部20，参照第1及第2EOR门17、18输出的第1及第2检测信号D1、D2，判断ADIP对应的值是“SYNC”、(0)、(1)中的哪一个，对1个扇区的各ADIP，变换成各自对应的值。通常，给1扇区前头的2帧，赋予与“SYNC”对应的ADIP，以后的每2帧赋予与“0”或“1”中的某一个对应的ADIP。所以，通过依次将1扇区(26帧)的各ADIP变换成对应的值，就能获得SYNC及12位的地址信息ADD。检测电路15，比较摆动数据Wb1和分频时钟脉冲Apck1后，检测出第2时钟脉冲Apck是否与摆动数据Wb1同步，即检测出模拟PLL电路13是否被锁定？然后，根据其检测结果，生成选择信号Se1，向选择器19输出。例如，在模拟PLL电路13被锁定时，检测电路15输出H电平的选择信号Se1，反之，在模拟PLL电路13未被锁定时，检测电路15输出L电平的选择信号Se1。图2是表示模拟PLL电路13的一种结构示例的方框图。模拟PLL电路13，具有相位比较器21、电荷泵22、低通滤波器(以下称作“LPF”)23及压控振荡器(以下称作“VCO”)24。相位比较器21的一个输入端子，被输入摆动数据Wb1，另一个输入端子，被输入由分频器14对VCO24振荡控制的第2时钟脉冲Apck(模拟PLL电路13的输出)进行分频后的分频时钟脉冲Apck1。相位比较器21比较摆动数据Wb1和分频时钟脉冲Apck1的相位，向电荷泵22输出与该相位差对应的相位差信号。电荷泵22，向LPF23输出与来自相位比较器21的相位差信号对应的电流。LPF23，向VCO24输出与电荷泵22的输出电流差对应的电压。VCO24，根据LPF23的输出电压振荡，生成第2时钟脉冲Apck。在这种结构的模拟PLL电路13中，根据来自相位比较器21的相位差信号，变更电荷泵22的输出电流值、LPF23的输出电压值，从而相应地变更VCO24的振荡频率。模拟PLL电路13，通过反复进行这种反馈动作，使VCO24输出的第2时钟脉冲Apck(具体地说是其分频时钟脉冲Apck1)与摆动数据Wb1同步。图3是表示所述数字PLL电路12的一种结构示例的方框图。数字PLL电路12，包括计数器31、滤波器32、相位比较计数器33、滤波器34、加法器35及VCO计数器36。计数器31具有检测摆动数据Wb1的速度(频率)的功能，通过计数输入的摆动数据Wb1的周期，检测该摆动数据Wb1的频率。滤波器32接收计数器31的输出后，对其进行滤波处理，通过加法器35向VCO计数器36输出。就是说，当摆动数据Wb1的频率有微小变化时，通过滤波器32消除这种微小变化，从而使VCO计数器36输出稳定。相位比较计数器33，输入摆动数据Wb1和由VCO计数器36输出的第1时钟脉冲Dpck，比较摆动数据Wb1和第1时钟脉冲Dpck的相位。具体地说，相位比较计数器33，计数第1时钟脉冲Dpck的相位比摆动数据Wb1的相位超前了多少？或者滞后了多少？将其计数值向滤波器34输出。滤波器34，接收相位比较计数器33的输出后，对其进行滤波处理，通过加法器35向VCO计数器36输出。该滤波器34，也和上述滤波器32一样，被设计成使VCO计数器36的输出不跟踪摆动数据Wb1和第1时钟脉冲Dpck的微小的相位差。加法器35，对来自滤波器32的输出和来自滤波器34的输出进行加法运算，将加法信号向VCO计数器36输出，VCO计数器36，根据加法器35的输出，修正第1时钟脉冲Dpck的频率及相位，使第1时钟脉冲Dpck的与摆动数据Wb1同步。如此构成的数字PLL电路12，跟踪性比模拟PLL电路13优秀，可以将第1时钟脉冲Dpck高速锁定成摆动数据Wb1。就是说，数字PLL电路12，可以比模拟PLL电路13生成与摆动数据Wb1同步的第2时钟脉冲Apck，更快地使第1时钟脉冲Dpck与摆动数据Wb1同步。下面，对本实施方式的译码装置11的动作，做一阐述。假设现在将从盘读取的二值化的摆动数据Wb1输入给译码装置11，数字PLL电路12及模拟PLL电路13生成与该摆动数据Wb1同步的第1及第2时钟脉冲Dpck、Apck。第1及第2EOR门17、18，根据第1及第2时钟脉冲Dpck、Apck，分别检测摆动数Wb1中记录的ADIP的相位反转模式，将由此生成的第1及第2检测信号D1、D2，向选择器19输出。这时，选择器19，响应检测电路15输出的例如L电平的选择信号Se1，选择第1EOR门17输出的第1检测信号D1。解调部20，根据该第1检测信号D1，解调地址信息ADD。检测电路15，检测模拟PLL电路13输出的第2时钟脉冲Apck是否与摆动数据Wb1同步，即检测模拟PLL电路13是否锁定？当该模拟PLL电路13被锁定时，向选择器19输出H电平的选择信号Se1。选择器19，响应该H电平的选择信号Se1，选择第2EOR门18输出的第2检测信号D2。解调部20，根据该第2检测信号D2，解调地址信息ADD。这样，在本实施方式的译码装置11中，在模拟PLL电路13被锁定之前，根据按照数字PLL电路12生成的第1时钟脉冲Dpck检测的相位反转模式，解调地址信息ADD。在模拟PLL电路13被锁定后，根据按照该模拟PLL电路13生成的第2时钟脉冲Apck(具体地说，是其分频时钟脉冲Apck1)检测的相位反转模式，解调地址信息ADD。采用上述本实施方式后，可以获得及如下效果。(1)、译码装置11，直到模拟PLL电路13被锁定时为止，根据按照数字PLL电路12生成的第1时钟脉冲Dpck检测的相位反转模式，解调地址信息ADD。在模拟PLL电路13被锁定后，根据按照该模拟PLL电路13生成的第2时钟脉冲Apck检测的相位反转模式，解调地址信息ADD。采用这种结构后，就能在第2时钟脉冲Apck被锁定成摆动数据Wb1之前，利用跟踪性能优秀的数字PLL电路12的输出；锁定之后，利用相位噪声特性优秀的模拟PLL电路13的输出，来解调地址信息ADD。这样，可以高效地解调被摆动数据Wb1记录的地址信息ADD。(2)、在本实施方式中，由于能抑制模拟PLL电路13的面积增大，所以也不会增大译码装置11整体的电路规模。此外，上述实施方式，还可以做如下变更。·作为译码装置11所具有的数字PLL电路12和模拟PLL电路13，并不限于图1及图2所示的结构。例如，在图1中，模拟PLL电路13也可以成为包含分频器14的形态。·通过检测电路15检测模拟PLL电路13是否被锁定的方法，并不局限于本实施方式的样态。例如，也可以通过检测电路15比较摆动数据Wb1和模拟PLL电路13输出的第2时钟脉冲Apck的方法，检测是否锁定。·在本实施方式中，作为模拟PLL电路13的电荷泵22，示出了电流输出方式。但并不限于此，也可以是电压输出方式。·在本实施方式中，将作为记录对象的盘媒体，定为DVD+R/RW。但并不限于这些盘媒体。由上述实施方式，可以把握的技术思想如下(甲)、本发明之1～3中任意一项所述的译码装置，其特征在于所述解调电路，包括根据所述第1时钟脉冲，检测所述摆动信号的相位反转的第1相位反转检测手段；和根据所述第2时钟脉冲，检测所述摆动信号的相位反转的第2相位反转检测手段。(乙)、是(甲)所述的译码装置，其特征在于所述解调电路，还包括分别输入所述第1及第2相位反转检测手段的输出，响应所述检测电路的检测结果，选择所述第1及第2时钟脉冲中的某一个的选择器。(丙)、是本发明之2、3和(甲)、(乙)中的任意一项所述的译码器，其特征在于所述模拟电路PLL包括输出所述摆动信号与对所述第2时钟脉冲用一定的分频比率进行分频后得到的分频时钟脉冲之间的相位差所对应的相位差信号的相位比较器；输出与所述相位差信号相对应的电流的电荷泵；输出对应所述电荷泵的输出电流的电压的低通滤波器；以及根据所述低通滤波器的输出电压进行振荡，输出所述第2时钟脉冲的压控振荡器。所述检测电路，根据所述摆动信号和所述分频时钟脉冲，检测所述模拟PLL电路是否锁定。综上所述，采用本发明后，可以提供能高效地进行通过相位调制记录的地址信息的解调处理的译码装置。权利要求1.一种译码装置，是从包含地址信息在内的所定频率的摆动信号中，解调所述地址信息的译码装置，其特征在于包括振荡输出第1时钟脉冲，对所述摆动信号与所述第1时钟脉冲的相位差进行计数，并根据该计数值，使所述第1时钟脉冲与所述摆动信号同步的数字PLL电路；振荡输出第2时钟脉冲，生成与所述摆动信号和所述第2时钟脉冲之间的相位差相对应的控制电压，并根据该控制电压，使所述第2时钟脉冲与所述摆动信号同步的模拟PLL电路；以及对所述摆动信号进行取样，解调所述地址信息的解调电路，所述解调电路，设定成可在所述第1及第2时钟脉冲间进行切换，使用所选择的所述第1及第2时钟脉冲中的某一个，对所述摆动信号进行取样。2.如权利要求1所述的译码装置，其特征在于还具有对所述摆动信号和所述第2时钟脉冲进行比较，检测所述第2时钟脉冲与所述摆动信号同步情况的检测电路，所述解调电路，根据所述检测电路的检测结果，选择所述第1及第2时钟脉冲的中的某一个。3.如权利要求1或2所述的译码装置，其特征在于所述解调电路，在所述第2时钟脉冲与所述摆动信号同步之前的期间，使用所述第1时钟脉冲，对所述摆动信号进行取样，在所述第2时钟脉冲与所述摆动信号同步后，使用所述第2时钟脉冲，对所述摆动信号进行取样。全文摘要一种译码装置(11)，在模拟PLL电路(13)锁定之前，根据数字PLL电路(13)生成的第1时钟脉冲(Dpck)，从检测到的ADIP的相位反转模式中解调地址信息。在模拟PLL电路(13)锁定之后，根据该模拟PLL电路(13)生成的第2时钟脉冲(Apck)，从检测到的ADIP的相位反转模式中解调地址信息。从而可以对通过相位调制所记录的地址信息进行高效的解调处理。文档编号H04L7/033GK1534668SQ20041000507公开日2004年10月6日申请日期2004年2月16日优先权日2003年2月20日发明者平山秀树申请人:三洋电机株式会社