专利名称：一种时钟降抖动电路及数字高清电视的制作方法
技术领域：
本实用新型属于高清数字电视技术领域，尤其涉及一种时钟降抖动电路及 采用该电路的数字高清电#见。
背景技术：
目前，随着数字高清电视的逐步普及，对数字高清电视节目的需求也越来
越大。现有的对高清电视节目的编辑需要通过高清晰串行数字接口 (High Definition Serial Digital Interface, HDSDI)来进行。该高清晰串行数字接口的接 口速率为1.485 Gbps,对于时钟的抖动要求很高， 一般需小于134.7ps。由此如 何使时钟的频率稳定是需要认真对待的。现有的处理方式如图1所示， 一般使 用一个74.25MHz的压控晶体振荡器(VCXO) l，和时钟降抖动芯片(Dejitter Chip) 2，为时钟减低抖动以满足HDSDI的要求，获得干净时钟输出。其中 74.25MHz的压控晶体振荡器l，输出干净低抖动时钟，而时钟降抖动芯片2，通 过电压控制74.25MHz的压控晶体振荡器l，并跟踪视频时钟的频率及其相位， 最后输出压控晶体振荡器l，的干净时钟。
但是，现有的技术方案需要如74.25Mhz这样高频且性能良好的压控晶体 振荡器，由于74.25MHz的压控晶体振荡器生产成本高，国内厂商的工艺技术 很少达到产品要求，造成产品的开发进程减慢，增加了物料成本及产品的研发 周期。
实用新型内容
本实用新型的目的在于提供一种时钟降抖动电路，旨在解决现有的技术方 案物料成本高及产品的研发周期长的问题。 本实用新型是这样实现的， 一种时钟降抖动电路，包括一产生低抖动的低 频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输 入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出， 所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片 的另 一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后 的低抖动时钟的频率及相位，所述时钟降抖动芯片 一输出端连接所述压控晶体 振荡器的输入端，另 一输出端输出锁相环倍频后的低抖动时钟。
本实用新型的另一目的在于提供一种数字高清电视，包括一种时钟降抖动 电路，所述时钟降抖动电路包括一产生低抖动的低频率时钟的压控晶体振荡器， 所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体 振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时 钟降抖动芯片的 一输入端，所述时钟降抖动芯片的另 一输入端接输入时钟，所
位，
所述时钟降抖动芯片 一输出端连接所述压控晶体振荡器的输入端，另 一输出端 输出锁相环倍频后的低抖动时钟。
通过利用较低频率的压控晶体振荡器，结合锁相环及时钟降抖动芯片有效 的降低了输入时钟的时钟抖动，生成满足抖动要求的信号。通过本实用新型实 施例可有效的降低了产品的物料成本，在开发过程中，较低频率的压控晶体振 荡器需要物料的普通性也加速了产品研发周期，从而进一步降低了整体的产 成本。
口o
图1是现有技术提供的使用74.25MHz频率的VCXO为74.25MHz视频时 钟降抖动的电路原理图。
图2是本实用浙刑 抖动的电路原理图
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图 及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体 实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型实施例通过利用较低频率的压控晶体振荡器，结合锁相环及时 钟降抖动芯片有效的降低了输入时钟的时钟抖动，生成满足抖动要求的信号。
抖动的电路原理图，现详述如下所述时钟降抖动电路包括一产生低抖动的低 频率时钟的压控晶体振荡器1、 一将压控晶体振荡器1输出的低抖动的较低频 率时钟倍频至74.25MHz的锁相环(phase lock loop, PLL ) 3及一比较输入时 钟及锁相环3倍频后的低抖动时钟的频率及相位的时钟降抖动芯片2,所述时 钟降抖动芯片2还可输出锁相环3倍频后的低抖动时钟。所述压控晶体振荡器 1的输出端连接一锁相环3的输入端，所述锁相环3的输出端连接一时钟降抖 动芯片2的一输入端，所述时钟降抖动芯片2的另一输入端接输入时钟，所述 时钟降抖动芯片2—输出端连接所述压控晶体振荡器1的输入端，另一输出端 输出锁相环3倍频后的低抖动时钟。该电路的工作过程如下描述通过压控晶 体振荡器1产生低抖动的较低频率的时钟，在本实施例中，频率可以为 14.85MHz、 24.75MHz、及27MHz,压控晶体振荡器应该满足大于等于+A50ppm 的可牵引范围，RMS Jitter应该小于等于3ps;通过对锁相环3的设置将时钟倍 频至74.25MHz，包括当压控晶体振荡器1的频率为27MHz时，将锁相环3的 乘法因子为ll,除法因子为4，即满足27*11/4 = 74.25;当压控晶体振荡器1 的频率为14.85MHz时，将锁相环3的乘法因子为5，除法因子为1,即满足 14.85*5 = 74.25;当压控晶体振荡器1的频率为24.75MHz时，将锁相环3的乘 法因子为3，除法因子为1,即满足24.75*3 = 74.25;该时钟降抖动芯片2比较 输入时钟及锁相环3倍频后的低抖动时钟的频率及相位，然后将两个时钟的差 值转化为电压量控制压控晶体振荡器1，直至视频时钟和锁相环3输出时钟的 有一个固定的相位差值，最后时钟降抖动芯片2输出经锁相环3倍频后的干净 时钟。在本实施例中，所述锁相环3和时钟降抖动芯片2可以集成为电路芯片。
通过利用较低频率的压控晶体振荡器，结合锁相环及时钟降抖动芯片有效 的降低了输入74.25MHz的时钟抖动，生成满足抖动要求的HDSDI信号。通过 本实用新型实施例可有效的降低了产品的物料成本，在开发过程中，较低频率 的压控晶体振荡器需要物料的普通性也加速了产品研发周期，从而进一步降低 了整体的产品成本。
本实用新型并不局限于输入视频时钟为74.25MHz的时钟降抖动电路，可 以理解，任何通过利用较低频率的压控晶体振荡器，结合锁相环及时钟降抖动 芯片降低了输入时钟的时钟抖动，生成满足抖动要求的信号均应包含在本实用 新型的保护范围之内。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型， 凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应 包含在本实用新型的保护范围之内。
权利要求1、一种时钟降抖动电路，其特征在于，包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片比较输入时钟及锁相环倍频后的低抖动时钟的频率及相位，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。
2、 如权利要求1所述的时钟降抖动电路，其特征在于，所述输入时钟频率 为74.25固z。
3、 如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡 器的频率为27MHz,锁相环的乘法因子为ll，除法因子为4，锁相环倍频后的 低抖动时钟频率为74.25MHz。
4、 如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡 器的频率为14.85MHz，锁相环的乘法因子为5，除法因子为1，锁相环倍频后 的低抖动时钟频率为74.25MHz。
5、 如权利要求2所述的时钟降抖动电路，其特征在于，所述压控晶体振荡 器的频率为24.75MHz，将锁相环的乘法因子为3，除法因子为1，锁相环倍频 后的低抖动时钟频率为74.25MHz。
6、 如权利要求1所述的时钟降抖动电路，其特征在于，所述锁相环和时钟 降抖动芯片集成为电路芯片。
7、 一种数字高清电视，其特征在于，包括一种时钟降抖动电路，所述时钟 降抖动电路包括一产生低抖动的低频率时钟的压控晶体振荡器，所述压控晶体 振荡器的输出端连接一锁相环的输入端，所述锁相环将压控晶体振荡器输出的 低抖动的低频率时钟倍频并输出，所述锁相环的输出端连接一时钟降抖动芯片 的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动 动芯片 一输出端连接所述压控晶体振荡器的输入端，另 一输出端输出锁相环倍 频后的低抖动时钟。
8、 如权利要求7所述的数字高清电视，其特征在于，所述输入时钟频率为 74.25画z。
9、 如权利要求7所述的数字高清电视，其特征在于，所述锁相环和时钟降 抖动芯片集成为电路芯片。
专利摘要本实用新型适用于高清数字电视技术领域，旨在解决现有的技术方案物料成本高及产品的研发周期长的问题。本实用新型提供了一种时钟降抖动电路，包括一压控晶体振荡器，所述压控晶体振荡器的输出端连接一锁相环的输入端，所述锁相环的输出端连接一时钟降抖动芯片的一输入端，所述时钟降抖动芯片的另一输入端接输入时钟，所述时钟降抖动芯片一输出端连接所述压控晶体振荡器的输入端，另一输出端输出锁相环倍频后的低抖动时钟。通过本实用新型实施例可有效的降低了产品的物料成本，在开发过程中，较低频率的压控晶体振荡器需要物料的普通性也加速了产品研发周期，从而进一步降低了整体的产品成本。
文档编号H04N7/015GK201194413SQ200820093060
公开日2009年2月11日 申请日期2008年3月27日 优先权日2008年3月27日
发明者进 石 申请人:深圳市同洲电子股份有限公司