固态图像拾取装置和照相机系统的制作方法

专利名称：固态图像拾取装置和照相机系统的制作方法
技术领域：
本发明涉及由CMOS图像传感器所代表的固态图像拾取装置和照相机系统。
背景技术：
近年来，CMOS(互补金属氧化物半导体)图像传感器作为替代CXD的固态图像拾取装置(图像传感器)引起关注。这是因为CMOS图像传感器已经克服如下问题。S卩，生产C⑶像素需要专门工艺，并且操作C⑶像素需要多个电源，此外，它需要组合多个外围IC来进行操作。相反，CMOS图像传感器已经克服这种CXD的各种问题，在CXD中，系统变得极其复杂。因此，如上所述，CMOS图像传感器引起关注。CMOS图像传感器使用与普通CMOS型集成电路相同的制造工艺，并且可以由单个电源操作，还可以在同一芯片上使用CMOS工艺混合模拟电路和逻辑电路。因此，CMOS图像传感器具有多个极大优势，例如减少外围IC的数目等等。CXD的输出电路的主流是使用具有悬浮扩散层(FD)的FD放大器的单通道(ch)输
出ο相反，CMOS图像传感器针对每个像素具有一 FD放大器，并且其输出的主流是列平行(column-parallel)输出类型，用于从像素阵列中选出一行，并用于在列方向上一次读
出ο这是因为布置在像素内的FD放大器几乎不能获得高效的驱动能力，从而致使必须降低数据速率，并且平行处理看起来是有优势的。这种CMOS图像传感器已被用作成像设备(例如，数码相机、摄录机、监视相机、板载相机等等)中的图像拾取装置。图1是示出以二维阵列形式布置像素的CMOS图像传感器的一般结构的示例的示图。图1中的CMOS图像传感器10用像素阵列部分11、垂直扫描电路(Vdec 像素驱动电路)12和列读出电路(列处理电路)13来配置。像素阵列部分11以M行N列的矩阵形式来布置像素电路。垂直扫描电路12控制像素阵列部分11中布置在任意行上的像素的操作。垂直扫描电路12通过控制线LRST、LTX和LSEL来控制像素。列读出电路13通过输出信号线LSGN接收由垂直扫描电路12控制读取的像素行数据，并将其传送到在后级的信号处理电路。列读出电路13包括相关双放大电路(CDS 相关双采样)或模数转换器(ADC)。图2是示出用四个晶体管配置的CMOS图像传感器的像素电路的示例的示图。该像素电路20例如具有由光电二极管(PD)(在下文中，在某些情况下简称为PD) 构成的光电转换元件21。
针对光电转换元件21这一个单元，像素电路20包括四个晶体管作为主动装置，这四个晶体管是传输晶体管22、重置晶体管23、放大晶体管M和选择晶体管25。光电转换元件21将入射光根据其光量光电转换成电荷(这里是其电子)量。传输晶体管22被连接在光电转换元件21和悬浮扩散FD(在下文中，在某些情况下简称为FD)之间，并且传输信号(驱动信号)TX通过传输控制线LTX被提供到传输晶体管22的栅极(传输栅)。因此，由光电转换元件21光电转换后的电子被传送到悬浮扩散FD。重置晶体管23被连接在电源线LVREF和悬浮扩散FD之间，并且重置信号RST通过重置控制LRST被提供到重置晶体管23的栅极。因此，重置晶体管23将悬浮扩散FD的电势重置到电源线LVDD的电势。悬浮扩散FD与放大晶体管M的栅极相连。放大晶体管M通过选择晶体管25被连接到信号线26 (图1中的LSGN)，并且与像素部分外部的恒流源构成源跟随器。并且，地址信号(选择信号)SEL通过选择控制线LSEL被提供到选择晶体管25的栅极，并且选择晶体管被接通。当接通选择晶体管25时，放大晶体管M放大悬浮扩散FD的电势，并向信号线沈输出电压。由每个像素输出的电压经由信号线26被输出到列读出电路13。这种像素的重置操作用于接通传输晶体管22，并将在光电转换元件21中累积的电荷传送到悬浮扩散FD，以便输出在悬浮扩散FD中累积的电荷。此时，悬浮扩散FD通过预先接通重置晶体管23来将电荷丢弃到电源一侧，以便接收光电转换元件21的电荷。相反，在某些情况下，它可以通过在接通传输晶体管22的同时并行接通重置晶体管23来将电荷直接丢弃给电源。为了简化这一系列操作，其被称为“像素重置操作”或“快门操作”。另一方面，在读出操作中，首先，重置晶体管23被接通以重置悬浮扩散FD，并且经由在此状态下导通的选择晶体管25，执行到输出信号线沈的输出。这被称为P相输出。然后，传输晶体管22被接通以将累积在光电转换元件21中的电荷传送到悬浮扩散FD，并且其输出被输出到信号线26。这被称为D相输出。D相输出和P相输出之差被输出到像素电路外部以使其作为图像信号，从而消除悬浮扩散FD的重置噪声。为了简化这一系列操作，其被简称为“像素读出操作”。传输控制线LTX、重置控制线LRST和选择控制线LSEL由垂直扫描电路12来选择性地驱动。除了四晶体管结构GTr型)的像素电路之外，像素电路的结构还可以采取三晶体管结构(3Tr型)、五晶体管结构(5Tr型)、等等。以上电路是在每个像素中具有光电转换元件的基本结构。另外，CMOS还公知具有如下的像素部分该像素部分具有像素共享结构，并且整体上包括读出像素部分和不读像素部分，所述像素共享结构中布置有一条选择控制线、一条重置控制线和多条传输控制线。具有这种结构的CMOS图像传感器的特征之一在于对像素阵列部分的随机访问功能。
这实现了高速视频等，高速视频通过稀疏化(thin)要读出的所需像素来实现增大帧率，这是一种用于捕获仅要读出的确定区域的功能(例如，参见专利文献1)。图3是用于示出在共享2个像素的情况下，采取稀疏化并读取方法的CMOS图像传感器的结构的概念图。如图3所示，该像素部分IlA共享选择控制线LSEL和重置控制线LRST，并且传输控制线LTXl和LTX2中的两条被连线成对应于光电转换元件21-1 (PDl)和21_2(PD2)中的两个。在开始读出之前，设置一次重置状态，并且在清空光电转换元件21-1和21-2中剩余的电荷之后，开始下一读出操作。但是，当在稀疏化之后读出时，如果不读像素被照原样剩余，则存在导致光溢 (blooming)的可能性，在光溢时，累积在像素中的电荷泄漏到周围环境中，从而与读出的像素的信号相混。为了避免信号混合，不读像素也需要排除来自像素的电荷。为了防止发生这种光溢已经提供了各种技术(例如，参见专利文献1)。专利文献1 JP 2006-310932A

发明内容
技术问题在专利文献1中，能够部分地捕获和读出像素阵列部分的任意区域的像素信息的 CMOS图像传感器对除了读出区域之外的上层和底层不读行不执行访问控制。因此，已经指出了导致所谓的光溢的问题，其中累积的电荷在像素中的光电转换元件中被光电转换，并被泄漏到周围像素中，从而超出光电转换元件的累积能力。对于其解决方案，可以考虑一种控制方法，用于全部一次控制除了任意设置区域之外的未被访问的行的重置，同时将该任意区域设置为部分地读出，但是，难以配置其控制电路。此外，存在某种担心，这种一次性重置会消耗更多能量并增大噪声。鉴于此，作为其解决方案，针对任意部分读出区域中的上层和底层未被访问的行， 公开了一种方法，用于在读出读出区域中的任意行的同时，控制逐个地顺序重置未被访问的行。在此情况下，为了防止光溢，将不被读出的行可以固定在重置状态。但是，如果维持固定在重置状态，传输控制线LTXl则为高电平“H”。因此，当将传输控制线LTX2设置到高电平“H”并且读出光电转换元21_2的信号时，如图3中的虚线<1>所示，二极管PDl电气上可见，这是极其不方便的。本发明提供了能够防止发生不读像素的光溢的固态图像拾取装置和照相机系统。解决方案根据本发明第一方面的固态图像拾取装置包括以矩阵方式布置有多个像素电路的像素部分，具有用于将光信号转换成电信号以及用于取决于曝光时间来累积所述电信号的功能；以及像素驱动部分，其能够通过控制线进行驱动，以重置、累积、传输和输出像素部分的信号电荷。像素部分可以具有像素共享结构，该像素共享结构布置有一条选择控制线、
7一条重置控制线和多条传输控制线，并且其整体上包括读出像素部分和不读像素部分。像素驱动部分包括像素控制部分，在该像素控制部分中，通常不读像素被固定在重置状态下。 当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消不读像素的重置状态，以进入不读状态。根据本发明第二方面的照相机系统包括固态图像拾取装置；光学系统，用于在图像拾取装置上形成物体的图像；以及信号处理电路，用于处理图像拾取装置的输出图像信号。所述固态图像拾取装置包括以矩阵方式布置有多个像素电路的像素部分，具有用于将光信号转换成电信号以及用于取决于曝光时间来累积所述电信号的功能；以及像素驱动部分，其能够通过控制线进行驱动，以重置、累积、传输和输出像素部分的信号电荷。像素部分可以具有像素共享结构，该像素共享结构布置有一条选择控制线、一条重置控制线和多条传输控制线，并且其整体上包括读出像素部分和不读像素部分。像素驱动部分包括像素控制部分，在该像素控制部分中，通常不读像素被固定在重置状态下。当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消不读像素的重置状态， 以进入不读状态。根据本发明，在像素控制部分中，不读像素通常固定在重置状态，并且当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消该不读像素的重置状态以进入不读状态。根据本发明，可以防止发生不读像素的光溢。


图1是示出以二维阵列形式布置像素的CMOS图像传感器(固态图像拾取装置) 的一般结构的示例的示图。图2是示出用四个晶体管配置的CMOS图像传感器的像素的示例的示图。图3是示出在共享2个像素的情况下，采取稀疏化并读取方法的CMOS图像传感器的结构的概念图。图4是示出根据本发明实施例的CMOS图像传感器(固态图像拾取装置)的结构示例的示图。图5是示出根据本实施例的在两个像素中具有共享结构的CMOS图像传感器的像素示例的示图。图6是示出根据本发明实施例的垂直扫描电路的像素控制部分的第一结构示例的电路图。图7是用于说明图6中的像素控制部分的操作的示图。图8是示出根据本发明实施例的垂直扫描电路的像素控制部分的第二结构示例的电路图。图9是示出图8中的RAM和写电路的结构示例的电路图。图10是用于说明图8和图9中的像素控制部分的操作的时序图。图11是示出根据本发明实施例的垂直扫描电路的像素控制部分的第三结构示例的电路图。图12示出成组地指示与图11相关的MIL逻辑符号的电路和操作功能。
图13是示出图11中的电路的时序图的示图。图14是示出所共享的四个像素的结构示例的示图。图15是示出在共享四个像素的情况下的像素布置示例的示图。图16是示出根据本发明实施例的垂直扫描电路的像素控制部分的第四结构示侈 的电路图。图17示出成组地指示与图16相关的MIL逻辑符号的电路和操作功能。图18是示出根据本发明的第二实施例安装有列平行ADC的固态图像拾取装■ (CMOS图像传感器)的示例的框图。图19是示出根据本发明的第三实施例固态图像拾取装置被应用到的照相机系g 的配置示例的示图。參考标号100固态图像拾取装置110像素阵列部分IlOA像素部分120 垂直扫描电路120A到120E 像素控制部分130 列读出电路111 光电转换元件112-1到112-4传输晶体管113重置晶体管114放大晶体管115选择晶体管200固态图像拾取装置210像素阵列部分220 垂直扫描电路230水平传输扫描电路240 定时控制电路250 ADC 组260 DAC270放大器电路(S/A)280 信号处理电路300照相机系统310成像装置320 驱动电路330 镜头340 信号处理电路
具体实施例方式将按以下顺序进行描述。
1.第一实施例(固态图像拾取装置的结构示例)2.第一实施例(安装有列平行ADC的固态图像拾取装置的结构示例)3.第三实施例(照相机系统的结构示例)<1.第一实施例〉图4是示出根据本发明实施例的CMOS图像传感器(固态图像拾取装置)的结构示例的示图。CMOS图像传感器100包括像素阵列部分110、作为像素驱动部分的垂直扫描电路 (Vdec) 120和作为像素信号读出部分的列读出电路130。像素阵列部分110按二维(矩阵)布置多个像素。图5是示出根据本实施例的在两个像素中具有共享结构的CMOS图像传感器的像素示例的示图。该像素部分IlOA例如具有由光电二极管(PD)(在下文中，在某些情况下，简称为 PD)构成的光电转换元件111-1、111_2。并且，像素部分IlOA针对光电转换元件111-1、111-2中的每一个具有传输晶体管 112-1、112-2。并且，在像素部分IlOA中，两个像素共享重置晶体管113、放大晶体管114和选择晶体管115。光电转换元件111-1、111_2将入射光根据其光量光电转换成电荷(这里是其电
子)量。传输晶体管112-1、112_2被连接在光电转换元件111-1、111_2和作为输出节点的悬浮扩散FD (在下文中，在某些情况下简称为FD)之间。作为控制信号的传输信号TX1、TX2经由传输控制线LTX111、LTX112被提供到传输晶体管112-1、112-2的栅极(传输栅)。这使得传输晶体管112-1、112_2将在光电转换元件111中经光电转换的电子传送到悬浮扩散FD。重置晶体管113被连接在电源线LVDD和悬浮扩散FD之间，并且作为控制信号的重置信号RST通过重置控制LRST被提供到重置晶体管113的栅极。因此，重置晶体管113将悬浮扩散FD的电势重置到电源线LVDD的电势VDD。悬浮扩散FD与放大晶体管114的栅极相连。放大晶体管114通过选择晶体管115 被连接到信号线LSGN，并且与像素部分外部的恒流源构成源跟随器。并且，作为根据地址信号的控制信号的选择信号SEL通过选择控制线LSEL被提供到选择晶体管115的栅极，并且选择晶体管接通。当接通选择晶体管115时，放大晶体管114放大悬浮扩散FD的电势，并向信号线 LSGN输出电压。由每个像素输出的电压经由信号线LSGN被输出到列读出电路130。这些操作是一次针对一行上的每个像素执行的，因为传输晶体管112、重置晶体管 113和选择晶体管115的各自栅极例如以行为单位相连。重置控制线LRST、传输控制线LTX111、LTXl 12和选择控制线LSEL是针对像素布置的每行为单位来连线的。这些重置控制线LRST、传输控制线LTX和选择控制线LSEL都由垂直扫描电路120来驱动。因此，像素部分1IOA包括布置有一条重置控制线LRST和多条传输控制线LTXl 11、 LTX112的像素共享结构，其整体上具有读出像素部分和不读像素部分。垂直扫描电路120控制布置在像素阵列部分110中的任意行上的像素的操作。垂直扫描电路120通过重置控制线LRST、传输控制线LTX (111、112)和选择控制线LSEL来控制像素。如图5所示，垂直扫描电路120包括像素控制部分120A。像素控制部分120A通常将不读像素固定在重置状态，并且当读取具有共享关系的读出像素时，如果地址被选择或者选择信号变为活动，则取消不读像素的重置状态而进入不读状态。像素控制部分120A包括这样的逻辑电路，该逻辑电路将不读像素固定在重置状态，并且当当读取具有共享关系的读出像素时，如果地址被选择或者选择信号变为活动，则取消不读像素的重置状态而进入不读状态。该逻辑电路包括这样的功能，其中以与共享像素的周期相同的周期重复逻辑门 (logic gate)，并且仅仅取决于逻辑门的连接关系来改变读出像素和不读像素的控制。像素控制部分120A被连接到传输控制线LTX，并且使能读出和不读的逻辑门与多个逻辑电路组合形成。像素控制部分120A被设置以使得不读像素的传输线的重置取消周期与不读周期由选择控制线LSEL的信号周期来设置，并且读出像素的传输线的读出周期被设置在选择控制线LSEL的选择信号SEL的周期之内。像素控制部分120A在选择读出像素的地址时利用逻辑门将在共享关系中的其他像素的重置状态取消以设置不读状态。此外，组合逻辑门被布置在与像素部分相同的芯片上。随后将详细描述垂直扫描电路120的像素控制部分120A的结构和功能。如图5所示，像素控制部分120A例如被配置为包括垂直(V)解码器121、电平移位器122、逻辑电路123和垂直驱动电路124。在像素控制部分120A中，地址在V解码器121中被解码，解码后的信号接收电平移位器122的电平移位效果，再被提供到包括逻辑门的逻辑电路123。逻辑电路123被配置为将不读像素固定在重置状态，并且当读取处在共享关系中的读出像素时，如果地址被选择或者选择信号变为活动，则取消不读像素的重置状态以进入不读状态。此外，垂直驱动电路IM跟随逻辑电路123的逻辑运算的结果、按照操作状态来控制驱动重置控制线LRST、传输控制线LTX和选择控制线LSEL。列读出电路130通过输出信号线LSGN接收读取操作受控于垂直扫描电路120的像素行的数据，并将其传送到在后级的信号处理电路。列读出电路130包括⑶S电路或ADC (模数转换器)。在下文中，根据本实施例的垂直扫描电路120的像素控制部分的特定结构和功能将被描述。[像素控制部分的第一结构示例]
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图6是示出根据本发明实施例的垂直扫描电路的像素控制部分的第一结构示例的电路图。图6中的像素控制部分120B包括作为多个锁存器(latch)的D型触发器DFFl到 DFF4、作为第一逻辑门的3输入与(AND)门ADl到AD4，以及作为第二逻辑门的或(OR)门 OGl 至Ij 0G4。并且，第一逻辑门和第二逻辑门组成逻辑门部分。根据由电影模式的所需规格(例如帧率)所确定的稀疏化地址，一般针对每个地址行配置一以硬连线固定的稀疏化处理电路(光溢抑制电路)。经比较，通过使得用于稀疏化操作的地址行可以使用作为锁存器链部分的DFF链进行编程，图6中的像素控制部分120B被配置为处理任意稀疏化地址并且能够实时改变。写时钟φ被提供到DFFl到DFF4的时钟端子。数据DT被提供到DFFl的数据输入 D。并且DFFl的输出Q被连接到下一级的DFF O)的数据输入D。类似地，DFF2的输出Q被连接到下一级的DFF3的数据输入D，DFF3的输出Q被连接到下一级的DFF4的数据输入D，并且DFF4的输出Q被连接到下一级的DFF (5)(未示出) 的数据输入D。稀疏化的信号SIG [m]被提供到AND门ADl到AD4的第一输入。AND门ADl到AD4 的第二输入为负输入。AND门ADl和AD2的第二输入被连接到选择控制线LSEL[n]，该选择控制线 LSEL [η]是选择信号SEL [η]的供给线。AND门AD3和AD4的第二输入被连接到选择控制线LSEL[n+l]，该选择控制线 LSEL[n+1]是选择信号SEL[n+l]的供给线。AND门ADl的第三输入被连接到触发器DFFl的输出端子Q。AND门AD2的第三输入被连接到触发器DFF2的输出端子Q。AND门AD3的第三输入被连接到触发器DFF3的输出端子Q。AND门AD4的第三输入被连接到触发器DFF4的输出端子Q。OR门OGl的第一输入被连接到AND门ADl的输出，并且第二输入被连接到传输控制线LTX [2η]，该传输控制线LTX [2η]是传输信号TX [2η]的供给线。OR门0G2的第一输入被连接到AND门AD2的输出，并且第二输入被连接到传输控制线LTX[2n+l]，该传输控制线LTX[2n+l]是传输信号TX[2n+l]的供给线。OR门0G3的第一输入被连接到AND门AD3的输出，并且第二输入被连接到传输控制线LTX[2n+2]，该传输控制线LTX[2n+2]是传输信号TX[2n+2]的供给线。OR门0G4的第一输入被连接到AND门AD4的输出，并且第二输入被连接到传输控制线LTX[2n+3]，该传输控制线LTX[2n+3]是传输信号TX[2n+3]的供给线。图7 (A)和⑶是用于说明图6中的像素控制部分120Β的操作的示图，并且图7 (A) 是用于说明在正常时间的操作的示图，图7(B)是用于写入时的操作。如图7 (A)所示，是读取还是不读一个像素是由存储在DFFl到DFF4中的任意一个中的值(0或1)来确定的。这使得任意行能够被切换到读取或不读的操作。触发器DFFl到DFF4具有链状结构，并且能够通过将用于顺序确定是读还是不读的01序列预先流入到DFF链中来根据任意的稀疏化地址进行操作。
如图7(A)所示，在正常操作中，写时钟φ被停止(固定在低电平)，并且触发器 DFFl到DFF4从输出端子Q输出所存储的值。在此情况下，由于写时钟φ被停止，在下一级的触发器DFF的存储器值将不被传播。如图7(A)所示，在写入操作中，稀疏化信号SIG “m”被固定在低电平，并且根据稀疏化规范来进行读取或不读的01序列被顺序传送到DFFl到DFF4。随后，为了将序列之一存储到一触发器DFF，需要大小为V的时钟数的时间量。写时钟φ受控于计数器。根据图6中的像素控制部分120Β，无需改变硬件，就有可能(甚至实时地)改变到任意稀疏化模式。此外，取决于DFF链所存储的序列，一种稀疏化模式原理上有可能被无限制地扩展而无需改变硬件。借助实时特征，可以在设置端针对各种操作精细地改变稀疏化操作。大体上，不再需要确定需求规范，并且可被允许的设计自由度的水平将被从硬件推进到软件。由于允许设计自由度的水平得到推进，确定规范的自由程度得到扩展。[像素控制部分的第二结构示例]图8是示出根据本发明实施例的垂直扫描电路的像素控制部分的第二结构示例的电路图。图8中的像素控制部分120C包括作为多个存储器的RAM 121到124、作为第一逻辑门的3输入AND门ADll到AD14和2输入AND门AD21到AD24,以及作为第二逻辑门的 OR 门 OGll 至Ij 0G14。并且，第一逻辑门和第二逻辑门组成逻辑门部分。如上所述，根据由电影模式的所需规格(例如帧率)所确定的稀疏化地址，一般针对每个地址行配置一以硬连线固定的稀疏化处理电路(光溢抑制电路)。经比较，通过致使RAM 121到IM存储地址行来使得稀疏化操作可被编程，图8中的像素控制部分120C被配置为处理任意稀疏化地址并且能够实时改变。像素控制部分120C根据存储在DFFl到DFF4中的任意一个中的值(0或1)来判断是读还是不读像素。这使得像素控制部分120C能够将任意行切换到读或不读的操作。RAM 121到1 包括具有字线WL的连接部分W、具有位线BL的连接部分B、具有反向位线/BL(/指示反向)的连接部分/B和输出端子Q。AND门AD21到ADM的第一输入被连接到写使能信号WRT_EN的供给线。AND门AD21的第二输入被连接到作为传输信号TX[2n]的供给线的传输控制线 LTX [2n], AND门AD21的输出被连接到字线札11。字线札11被连接到RAM 121的连接部分 I字线WLll在传输信号TX [2η]处在高电平并且写使能信号WRT_EN在高电平活动时被驱动到高电平。AND门AD22的第二输入被连接到作为传输信号TX[2n+l]的供给线的传输控制线LTX[2n+l],AND门AD22的输出被连接到字线札12。字线札12被连接到RAM 122的连接部分W。字线WL12在传输信号TX[2n+l]处在高电平并且写使能信号WRT_EN在高电平活动时被驱动到高电平。AND门AD23的第二输入被连接到作为传输信号TX[2n+2]的供给线的传输控制线 LTX[2n+2],AND门AD23的输出被连接到字线札13。字线札13被连接到RAM 123的连接部分W。字线WL13在传输信号TX[2n+2]处在高电平并且写使能信号WRT_EN在高电平活动时被驱动到高电平。AND门ADM的第二输入被连接到作为传输信号TX[2n+3]的供给线的传输控制线 LTX[2n+3],AND门ADM的输出被连接到字线札14。字线札14被连接到RAM 124的连接部分W。字线WL14在传输信号TX[2n+3]处在高电平并且写使能信号WRT_EN在高电平活动时被驱动到高电平。因此，在像素控制部分120C中，字线札11到札14在访问RAM 121到IM时被配置，以使得在输出一像素时传输控制线LTX[2n]到LTX[2n+3]可以照原样被利用。就是说，像素控制部分120C被配置为与写使能信号WRT_EN作AND，以使其在传输信号TX[2n]到ΤΧ[2η+3]在高电平活动时能够有效地写入到RAM 121到124。稀疏化的信号SIG[m]被提供到AND门ADll到AD14的第一输入。AND门ADll到 AD14的第二输入为负输入。AND门ADll和AD12的第二输入被连接到作为选择信号SEL [η]的供给线的选择控制线 LSEL[η]。AND门AD13和AD14的第二输入被连接到作为选择信号SEL [n+1]的供给线的选择控制线 LSEL[n+1]。AND门ADll的第三输入被连接到RAM 121的输出端子Q。AND门AD12的第三输入被连接到RAM 122的输出端子Q。AND门AD13的第三输入被连接到RAM 123的输出端子 Q0 AND门AD14的第三输入被连接到RAM 124的输出端子Q。OR门OGll的第一输入被连接到AND门ADll的输出，第二输入被连接到作为传输信号TX [2η]的供给线的传输控制线LTX [2η]。OR门0G12的第一输入被连接到AND门AD12的输出，第二输入被连接到作为传输信号TX[2n+l]的供给线的传输控制线LTX[2n+l]。OR门0G13的第一输入被连接到AND门AD13的输出，第二输入被连接到作为传输信号TX[2n+2]的供给线的传输控制线LTX[2n+2]。OR门0G14的第一输入被连接到AND门AD13的输出，第二输入被连接到作为传输信号TX[2n+3]的供给线的传输控制线LTX[2n+3]。这里，RAM及其写电路的结构示例将被描述。图9是示出RAM和其写电路的结构示例的电路图。[RAM的结构示例]RAM(121到124)例如用静态RAM(SRAM)来配置。
图9中的RAM包括反向器IV121、IV122、接入晶体管M121、M122、节点ND121、 ND122、连接部分W、B和/B、以及输出端子Q。反向器IV121的输出和反向器IV122的输入相连，并且其连接点形成节点ND121。 反向器IV122的输出和反向器IV121的输入相连，并且其连接点形成节点ND122。该节点ND122被连接到输出端子Q。接入晶体管机21、] 122例如由11沟道^)5(匪05)晶体管构成。接入晶体管M121的源极和漏极被连接到节点ND121和反向位线/BL。接入晶体管 M121与反向位线/BL的连接点构成连接部分/B。接入晶体管M122的源极和漏极被连接到节点ND122和位线BL。接入晶体管M122 与位线BL的连接点构成连接部分B。并且，接入晶体管M121、M122的栅极通过连接部分W被连接到字线WL。在具有这种结构的RAM中，由于写使能信号WET_EN在正常操作中处于低电平不活动，因此接入晶体管M121、M122处在关断(off)状态，从而保持从输出端子Q输出存储器值。[RAM的写电路的结构示例]在下文中，将对RAM的写电路进行说明。如图9所示，RAM的写电路包括匪OS晶体管NT 121、NT 122、ρ沟道MOS (PMOS)晶体管 ΡΤ121、ΡΤ122、以及 3 输入 AND 门 AD121、AD122。NMOS晶体管NT 121的源极接地，漏极连接到反向位线/BL的一端。PMOS晶体管 PT121的漏极连接到反向位线/BL的另一端，并且PMOS晶体管PT121的源极连接到电源VDD 的供给线。NMOS晶体管NT 122的源极接地，漏极连接到位线BL的一端。PMOS晶体管PT122 的漏极连接到位线BL的另一端，并且PMOS晶体管PT122的源极连接到电源VDD的供给线。匪OS晶体管NT 121的栅极连接到AND门AD121的输出。匪OS晶体管NT 122的栅极连接到AND门AD122的输出。此外，PMOS晶体管PT121和PT122的栅极连接到时钟信号φ2的反向信号/φ2的供给线。3输入AND门AD121的第一输入连接到将被写入RAM的存储器值数据(0或1)DATA 的供给线。AND门AD121的第二输入连接到写使能信号WRT_EN的供给线，第三输入连接到时钟信号φ 的供给线。作为3输入AND门AD122的负输入的第一输入连接到将被写入RAM的存储器值数据(0或1)DATA的供给线。AND门AD122的第二输入连接到写使能信号WRT_EN的供给线， 第三输入连接到时钟信号φ 的供给线。图10㈧到⑴是用于说明图8和图9中的像素控制部分120C的操作的时序图。这里，将描述访问RAMI21的情况。图10㈧指示写使能信号WRT_EN，图10⑶指示时钟信号φ ，图10(C)指示时钟信号φ2，图10⑶指示位线BL的电势，图10(E)指示反向位线/BL的电势。图10 (F)指示通过传输控制部分LTX [2η]传播的传输信号TX [2η]，图10 (G)指示存储器值数据DATA，图10 (H)指示节点ND121的电平，图10(1)指示节点ND122的电平(输出值)。在正常操作时，写使能信号WRT_EN被设置到低电平(逻辑0)，并且字线W^Lll被 AND门21变为低电平。结果，由于RAM 121的接入晶体管M121、M122处在关断off状态，RAM 121保持从输出端子Q输出在间隔循环中存储在节点ND 122中的值。当写入时，写使能信号WRT_EN被设置为高电平(逻辑1)。首先，时钟信号φ2在预定时段被设置到高电平，其反向信号/φ2变为低电平，并且 PMOS晶体管ΡΤ121、ΡΤ122接通。这使得位线BL和反向位线/BL被一次预充电到高电平 (VDD电平)。字线WLLll被AND门21变为低电平。接下来，与时钟信号φ垌步，传输信号ΤΧ[2η]的高电平被传输到将优选访问的行的传输控制线LTX[2n]，并且字线^^11被AND门21变为高电平。结果，RAM 121的接入晶体管M121、M122变为接通on状态。此时，取决于将被写入的存储器值数据DATA的值，更具体而言，取决于是逻辑0还是逻辑1，NMOS晶体管NT121或NT122中的任意一个导通。这使得导通的晶体管被连接到的位线BL或反向位线/BL将被放电并落到低电平。已经落到低电平的位线BL或反向位线/BL的数据电平经由接入晶体管M122、M121 被传送到节点ND122或ND121，并且其值将修订RAMI21的值。这里，如图10 (G)所示，由于存储器值数据DATA为“ 1”，因此写电路的NMOS晶体管 NT121导通，并且反向位线/BL被放电并落到低电平。与已经落到低电平的反向位线/BL相关联，节点ND121通过反向位线/BL、RAM 121 的接入晶体管M121被放电，节点ND121变为低电平。结果，节点ND122变为高电平并且写入数据1。同步时钟信号φ ，传输信号ΤΧ[2η]变为低电平，并且字线W^Lll被AND门21变为低电平。结果，RAM121的接入晶体管M121、M122关断，完成写入，并且随后用于写入另一行的预充电操作继续。根据图8和图9中的像素控制部分120C，类似于图6中的像素控制部分120B，无需改变硬件，就可以(甚至实时地)改变到任意稀疏化模式。此外，取决于DFF链所存储的序列，一种稀疏化模式原理上有可能被无限制地扩展而无需改变硬件。借助实时特征，可以在设置端针对各种操作精细地改变稀疏化操作。大体上，不再需要确定需求规范，并且可被允许的设计自由度的水平将被从硬件推进到软件。由于允许设计自由度的水平得到推进，确定规范的自由程度得到扩展。尤其是，根据图8和图9中的像素控制部分120C，由于用于指定地址的功能照用于到V解码器中的RAM的写入接入的原样被利用，因此只需要添加少量硬件。虽然第二结构示例使用RAM，但是不应该特别局限于RAM，而是可以使用任意存储设备。例如，锁存器等都是适当的。此外，可能存在要存储将被稀疏化的行的情况，相反，也可能存在要存储将被读出的行的情况。要执行存储操作的存储设备的指定是通过用于指定在其中执行读出操作或重置操作的行的电路的输出信号，或者通过由来自该电路的输出所生成的信号来执行的。[像素控制部分的第三结构示例]图11是示出根据本发明实施例的垂直扫描电路的像素控制部分的第三结构示例的电路图。在图11中，示出如下结构示例逻辑门被布置在读出行和不读行之间，以使得在电路结构的主要部分中，当地址被选择或选择信号变为活动时，不读像素的重置状态无需复杂电路结构就可以被取消。换言之，图11示出用于防止光溢的快门驱动的结构示例。图11中的像素控制部分120D包括NAND门NA1、NA2、N0R门NG1、NG2、0R门0G20、 0G21 禾口 OR 门 0G30、0G31oNAND门NAl的第一输入被连接到作为重置信号RST[n]的供给线的重置控制线 LRST[η]，并且第二输入被连接到作为选择信号SEL[n]的供给线的选择控制线LSEL[n]。NAND门NA2的第一输入被连接到作为重置信号RST[n+l]的供给线的重置控制线LRST[n+l]，并且第二输入被连接到作为选择信号SEL[n+l]的供给线的选择控制线 LSEL[n+1]。 NOR门NGl和NG2的第一输入被连接到稀疏化信号SIG [m]的供给线。NOR门NGl的第二输入被连接到作为选择信号SEL[n]的供给线的选择控制线 LSEL[η]。NOR门NG2的第二输入被连接到作为选择信号SEL[n+l]的供给线的选择控制线 LSEL[n+1]。OR门0G20的第一输入被连接到作为传输信号TX[2n+l]的供给线的传输控制线 LTX[2n+l]，并且第二输入被连接到NOR门NGl的输出。OR门0G21的第一输入被连接到作为传输信号TX[2n]的供给线的传输控制线 LTX[&!]，并且第二输入接地。OR门0G30的第一输入被连接到作为传输信号TX[2n+2]的供给线的传输控制线 LTX[2n+2]，并且第二输入被连接到NOR门NG2的输出。OR门0G31的第一输入被连接到作为传输信号TX[2n+3]的供给线的传输控制线 LTX[2n+3]，并且第二输入接地。图12示出成组地指示与图11相关的MIL逻辑符号的电路和操作功能。这里，如何稀疏化被预先规定，并且如图所示，TX’ [2η]的最底行和ΤΧ’ [2η+3]的最上行被确定为将被读出的行。相反，TX' [2η+1]的行和ΤΧ，[2η+2]的行被以2像素共享结构配置，该2像素共享结构在上端的2个像素之间共享并且在底端的2个像素之间共享，从而使得ΤΧ’ [2η+1] 和ΤΧ’ [2η+2]的行变为不读行。现在，为了指示MIL符号中的逻辑电路，图中的最底读出行2η被连接到OR门 0G21，并且最上读出行ΤΧ[2η+3]被连接到OR门0G31。作为不读行的ΤΧ[2η+1]的行和ΤΧ[2η+2]的行被分别连接到OR门0G20和0G30。
OR门0G21的输入一侧是传输信号TX[2n]，如果其他输入接地并且当传输信号 TX[2η]为高电平“H(活动)”时，什么都不会发生，因为在“OR门TG21”处也接地。因此，输出TX’ [2η]也成为高电平“H(活动)”，将进入读出状态。该行的传输控制线将被正常地控制。相反，OR门0G20的输入一侧是传输信号ΤΧ[2η+1]，并且另一输入接收NOR门NGl 的输出VI。并且，NOR门NGl的输入一侧被连接到稀疏化信号SIG[m]的供给线，并且与连接到选择控制线LSEL[n]的输入部分的另一侧一起构成负逻辑输入部分。后者还被布置在SEL[n]和TX[2n]之间，构成在输出部分具有RST’ [η]的NAND门 NAl的输入部分的一侧，并且与NAND门NAl的输入RST[n]的另一侧一起构成负逻辑输入部分。当重置信号RST[n]处在高电平“H”时，如果选择信号SEL[n]被设置在高电平 “H”，输出重置信号RST’ [η]则变为低电平“L”，并且重置固定被取消。此时，处于高电平“H”的选择信号被输入到NOR门NGl的输入一侧，并且稀疏化信号SIG[m]被输入到输入的另一侧。因此，当稀疏化信号SIG[m]处在高电平“H”时，输出Vl处在低电平“L”，并且当 OR门0G20的输入TX[2n+l]处在低电平“L”时，输出TX，[2η+1]变为低电平“L”。换言之，TX’ [2η+1]的行变为不读状态。类似地，OR门0G31的输入一侧是传输信号ΤΧ[2η+3]，如果输入的另一侧接地，当传输信号[2η+3]总是高电平“H(活动)”时，输出TX’ [2n+3]变为高电平“H”并处在读出状态中。相反，OR门0G30的输入一侧是传输信号TX[2n+2]，并且另一输入接收NOR门NG2 的输出V2。NOR门NG2的输入一侧接收稀疏化信号SIG[m]，并且与连接到选择控制线 LSEL[n+1]的输入部分的另一侧一起构成负逻辑输入部分。后者还构成被布置在其自身和重置控制线LRST’ [n+1]之间的NAND门NA2的输入部分的一侧，并且与NAND门NA2的输入RST[n+l]的另一侧一起构成负逻辑输入部分。当重置信号RST[n+l]处在高电平“H”时，如果选择信号SEL[n+l]被设置到高电平“H”，输出重置信号RST’ [n+1]则变为低电平“L”，并且重置固定被取消。此时，由于处在高电平“H”的选择信号SEL[n+l]被输入到NOR门NG2的输入一侧， 并且稀疏化信号SIG[m]被输入到输入的另一侧，因此，如果信号处在高电平“H”，输出V2则变为低电平“L”。当OR门0G30的输入TX[2n+2]处在低电平“L”时，输出TX，[2η+2]变为低电平 “L”。因此，TX’ [2η+2]的行变为不读状态。注意，在本发明的实施例中，构成逻辑门的组合逻辑电路是OR电路、NOR电路和 NAND电路，但是，如果是实现上述操作的电路，不一定局限于这些电路。图13㈧到(G)是示出图11中的电路的时序图。图13(A)到(G)示出关于在图2底部的一对读出行和不读行的时序图。
图13(A)示出选择信号SEL[n]，图13⑶示出重置信号RST[η]，图13(C)示出传输信号ΤΧ[2η]，图13(D)示出传输信号ΤΧ[2η+1]。关于ΤΧ[2η]的行，由于OR门0G21的输入部分的一侧接地，因此在左侧的输入信号照原样穿行到右侧而变成传输信号τχ’ [2η]。在当选择信号SEL[n]处在高电平“H”的时段期间，从重置信号RST[n]取消高电平“H”，TX’ [2η]的行变为高电平“H”，并且变为读出行。相反，重置固定也被从ΤΧ’ [2η+1]的行取消，在该时段期间变为低电平“L”，并且 ΤΧ’ [2η+1]的行被固定到不读状态的低电平“L”。接下来，将描述在共享四个像素的情况下驱动光溢抑制快门的结构示例。图14是示出共享的四个像素的结构示例的示图。在图14中，为了更容易理解，与图5中相同的结构部分被示以相同的标号。图15是示出在共享四个像素的情况下像素布置的示例的示图。在图15的示例中，四个像素被共享，从而使得像素a和像素d在列方向上以Z字形方式重复，并且像素b和像素c在下一列在列方向上重复，从而在纵向上分别共享四个像
O每个共享单元在水平方向上重叠，一个共享单元在水平方向上，并且选择控制线 LSEL [η]和重置控制线LRST [η]被共享。该图示出这样一种状态，其中四条传输控制线TX，[4n], TX' [4η+1],ΤΧ' [4η+2], ΤΧ’ [4η+3]与一个单元中的每个像素分别相对应地布置。[共享四个像素的第四结构示例]图16是示出根据本发明实施例的垂直扫描电路的像素控制单元的第四结构示例的电路图。图16示出由多个逻辑电路构成的逻辑门如何被应用，以用于响应于提供四个像素来针对多个传输线中的每一个执行“读”和“不读”。图16中的像素控制部分120Ε包括NAND门ΝΑ3、NOR门NGl 1、NG12、OR门0G40、 0G41 禾口 OR 门 0G40、0R51oNAND门NA3的第一输入被连接到作为重置信号RST[n]的供给线的重置控制线 LRST[η]，并且第二输入被连接到作为选择信号SEL[n]的供给线的选择控制线LSEL[n]。NOR门NGll和NG12的第一输入被连接到稀疏化信号SIG [m，]的供给线。NOR门NGll和NG12的第二输入被连接到作为选择信号SEL [η]的供给线的选择控制线 LSEL[η]。OR门0G40的第一输入被连接到作为传输信号TX^n+l]的供给线的传输控制线 LTX[4n+l]，并且第二输入被连接到NOR门NGll的输出。OR门0G41的第一输入被连接到作为传输信号TX^n]的供给线的传输控制线 LTXWn]，并且第二输入接地。OR门0G50的第一输入被连接到作为传输信号TXWn+2]的供给线的传输控制线 LTX[4n+2]，并且第二输入被连接到NOR门NG12的输出。OR门0G51的第一输入被连接到作为传输信号TXWn+3]的供给线的传输控制线 LTX[4n+3]，并且第二输入接地。
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在图16的结构中，作为读出行的传输控制线LTX[4n]和LTXWn+3]被分别连接到 OR门0G41和0G51，并且OR门0G41和0G51中的每一个的输入部分的一侧被形成。在此情况下，OR门0G41和0G51的输入部分的另一侧都接地。现在，当传输信号TX^i]处在高电平“H”时，由于OR门0G41的输入的另一侧接地，因此输出变为高电平“H”并且TX’ [4n]的行变为读出状态。类似地，当传输信号TXWn+3]处在高电平“H”时，由于OR门0G51的输入的另一侧接地，因此输出变为高电平“H”并且TX’ [4n+3]的行变为读出状态。相反，作为不读行的传输控制线LTXWn+l]和LTXWn+2]被分别连接到OR门0G40 和0G50，并且OR门0G40和0G50的输入部分的一侧被形成。OR门0G40和0G50的输入部分的另一侧分别接收NOR门NGl 1和NOR门NG12的输出 VI，禾口 V2，。NOR门NGll和NOR门NG12的输入部分的另一侧接收稀疏化信号SIG[m，]，并且输入部分的另一侧都一起连接到选择控制线SEL[n]。NAND门NA3被布置在选择控制线SEL[η]和重置控制线RST[η]之间，从而它们中的每一者都被作为其输出是RST’ [η]的输入部分看待。关于与读出像素有共享关系的其他两个像素，为了取消重置固定的高电平以进入不读状态，重置信号RST[n]和选择信号SEL[n]都需要处在高电平“H”，并且输出RST’ [η] 需要在低电平“L”。此时，如果稀疏化信号SIG[m，]被设置到高电平“H”，NOR门NGll和NOR门NG12 的输出VI，和V2，则变为低电平“L”。当传输信号TXWn+Ι]和TXWn+2]处在低电平“L”时，OR门0G40和0G50的输出变为低电平“L”，因此，TX’ [4n+l]和TX’ [4n+2]中的每行变为不读状态。图17示出成组地指示与图16相关的MIL逻辑符号的电路和操作功能。如果上述像素控制部分在布局时将Al或A2连接到预定的连接部分，从而使得Gl 和G2分别落到GND，则可以期望如下的两种效果。希望同一组合的逻辑门被插入到所有行。由于只需要分类触点，因此这使得制造工艺非常简单。对于所有行，要对准的门完全相同，并且分类只要做到是连接到GND还是到门，例如，只读取触点/不读取/不读取/ 读取……可以对稀疏化间隔的改变作出响应，并且设计电路将很容易。将完全不需要精确的定时控制，例如用于在等待特定定时的同时，在该定时输出共享的像素。其可被用于读取各种像素共享结构的稀疏化，不仅是2像素共享还有4像素共享。在读取所有像素和读取稀疏化之间切换变得容易，并且它们可以被容易地完成。如上所述，本实施例可以在像素共享结构的传输线上布置由多个逻辑电路组合构成的逻辑门。不读像素通常被固定在重置状态，并且当读取具有共享关系的读出像素时，如果其地址被选择或者如果选择信号变得活动，逻辑门则取消不读像素的重置状态以进入不读状态。
此外，上述配置取消不读像素的重置状态的逻辑电路的逻辑门以与共享像素的周期相同的周期重复，并且可以仅通过逻辑门的连接关系来改变读出像素和不读像素的控制。因此，根据本实施例，可以获得以下效果。可以仅在全局快门(glcAal shutter)的时间减小控制线选择驱动器的驱动能力。这可以减小在全局快门的PD重置时的峰电流，同时在卷帘快门和数据读取时以足够的速度切换重置信号RST和传输信号TX。结果，可以防止设备由于质量恶化或闩锁(latch-up)而导致损坏。此外，根据图16的结构，可以缩窄驱动器所占的面积以减小成本。注意，根据每个实施例的CMOS图像传感器并不局限于特定实施例，而是可以被例如配置为安装有列平行型模数转换器(在下文中，称之为ADC (模数转换器))的CMOS图像传感器。<2.第二实施例>图18是示出根据本发明的第二实施例安装有列平行ADC的固态图像拾取装置 (CMOS图像传感器)的示例的框图。如图18所示，该固态图像拾取装置200包括作为成像部分的像素阵列单元210、作为像素驱动部分的垂直扫描电路220、水平传输扫描电路230和定时控制电路M0。此外，固态图像拾取装置200包括ADC组250、数模转换器(在下文中，称之为 DAC (数模转换器)060、放大器电路(S/A)270和信号处理电路观0。像素阵列单元210通过以矩阵(行-列)方式布置像素来配置，如图4所示，例如， 包括光电二极管和像素内放大器。此外，固态图像拾取装置装备有以下电路，作为用于随后读取像素阵列单元210 的信号的控制电路。S卩，固态图像拾取装置200装备有作为控制电路的生成内部时钟的定时控制电路、控制行地址和行扫描的垂直扫描电路220，以及控制列地址和烈扫描的水平传输扫描电路 230。另外，垂直扫描电路220利用已经结合上述图4到图17所描述的垂直扫描电路。
ADC组250在多个列上与ADC —起布置，具有比较器251、计数器252和锁存器253。比较器251比较参考电压Vslop、从由DAC260生成的参考电压起呈阶梯状改变的斜波形(RAMP)以及针对每一行经由垂直信号线从像素获得的模拟信号。计数器252对比较器251的比较时间计数。ADC组250具有η位数字信号转换的特性，是针对每个垂直信号线(列线)布置的，并且配置列平行ADC块。例如，每个锁存器253的输出被连接到具有2η位宽度的水平传输线四0。然后，与水平传输线290相对应地配置2η个放大器电路270和信号处理电路观0。在ADC组250中，在针对每一列布置的比较器251中，由垂直信号线读出的模拟信号(电势Vsl)被与参考电压Vslop(以某一斜率线性改变的斜坡波形)相比较。此时，针对与比较器251相同的每一列所布置的计数器252正在工作，并且将垂直信号线(模拟信号)Vsl的电势转换成数字信号，同时具有RAMP的电势Vslop和计数器值按要改变的每个对彼此支持。参考电压Vslop的改变是从电压上改变到时间上改变的转换，并通过对某周期 (时钟)时间I计数来将时间转换成数字信号。当模拟电信号Vsl和参考电压Vslop相交时，比较器251的输出反相，计数器252 的输入时钟停止，并且AD转换完成。在以上AD转换时段之后，水平传输扫描电路230将由锁存器253包含的数据经由水平传输线290和放大器电路270输入到信号处理电路观0，并且生成2D图像。以这种方式，列平行输出处理被执行。具有这些优势的固态图像拾取装置可以作为成像装置被应用到数码相机或摄像机。<3.第三实施例>图19是示出根据本发明的第三实施例固态图像拾取装置被应用到的照相机系统的配置示例的示图。如图19所示，照相机系统300包括成像装置310，该成像装置310可以应用根据本实施例的CMOS图像传感器(固态图像拾取装置)100和200。此外，照相机系统300包括将入射光(构成物体图像)引导至成像装置310的像素区域的光学系统，例如，使得入射光(图像光)在成像表面上形成图像的镜头320。照相机系统300包括驱动成像装置310的驱动电路(DRV) 330、处理成像装置310 的输出信号的信号处理电路(PRC)340。驱动电路330包括定时生成器(未示出)，该定时生成器生成驱动成像装置310内的电路的各种定时信号(包括起始脉冲和时钟脉冲)，并且是用预定的定时信号来驱动成像装置310。此外，信号处理电路340对成像装置310的输出信号执行预定的信号处理。在信号处理电路340中处理后的图像信号被记录在诸如存储器等的存储介质中。 记录在存储介质中的图像信息可使用打印机等来取得硬拷贝。此外，在信号处理电路340 中处理后的图像信号将作为视频被显示在由液晶显示器等构成的监视器上。如上所述，在诸如数字静态照相机之类的成像设备中，可以通过安装上述成像装置100和200作为成像装置310来实现具有低功耗和高精确度的照相机。
权利要求
1.一种固态图像拾取装置，包括以矩阵方式布置有多个像素电路的像素部分，具有用于将光信号转换成电信号以及用于取决于曝光时间来累积所述电信号的功能；以及像素驱动部分，其能够通过控制线进行驱动，以便重置、累积、传输和输出所述像素部分的信号电荷，其中，所述像素部分具有像素共享结构，该像素共享结构布置有一条选择控制线、一条重置控制线和多条传输控制线，并且其整体上包括读出像素部分和不读像素部分，并且所述像素驱动部分包括像素控制部分，在该像素控制部分中，通常不读像素被固定在重置状态下，并且当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消所述不读像素的所述重置状态，以进入不读状态。
2.如权利要求1所述的固态图像拾取装置，其中所述像素驱动部分的所述像素控制部分包括逻辑电路，在该逻辑电路中，通常不读像素被固定在重置状态下，并且当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消所述不读像素的所述重置状态，以进入不读状态，所述逻辑电路包括如下功能其中逻辑门被以与共享像素的周期相同的周期重复，并且仅取决于所述逻辑门的连接关系来改变读出像素和不读像素的控制。
3.如权利要求1所述的固态图像拾取装置，其中，所述像素控制部分被连接到所述传输控制线，并且使能读出和不读的逻辑门被以多个逻辑电路的组合的方式形成。
4.如权利要求3所述的固态图像拾取装置， 其中在所述像素控制部分中，布置在所述多条传输控制线中的每一条上的逻辑电路包括OR门， 布置在读出像素的传输控制线上的OR门的一侧的输入部分接地，所述输入部分的另一侧的输入状态被反映在输出中以进入读出状态，布置在不读像素的传输控制线上的OR门的输入部分的一侧所布置的组合逻辑门包括 NOR门禾口 NAND门，所述NAND门在输入部分中包括所述选择控制线和所述重置控制线，并且连接到所述选择控制线的输入部分形成所述NOR门的输入部分的一侧，而输入部分的另一侧被连接到稀疏化信号线，并且所述NOR门的输出部分形成布置在不读传输控制线上的OR门的输入部分的一侧，并且所述OR门的输出部分提供不读状态。
5.如权利要求1所述的固态图像拾取装置， 其中在所述像素控制部分中，根据所述选择控制线的信号周期来确定不读像素的传输控制线的重置取消周期和不读周期，并且读出像素的传输控制线的读出周期被确定为在所述选择控制线的信号周期之内。
6.如权利要求2所述的固态图像拾取装置，其中，当选择读出像素的地址时，使用逻辑门，所述像素控制线取消具有共享关系的另一像素的重置状态，以进入不读状态。
7.如权利要求1所述的固态图像拾取装置， 其中所述像素控制部分包括由多个锁存器构成的锁存器链部分，所述多个锁存器与时钟同步地顺序移位锁存数据；以及多个逻辑门部分，所述多个逻辑门部分在每个锁存器的锁存数据与通过相对应的行的传输控制线所传播的传输信号之间执行逻辑运算，并且所述锁存器链部分利用连续确定是读取还是不读的数据序列的移位输入而被预先设置。
8.如权利要求7所述的固态图像拾取装置， 其中每个所述逻辑门部分包括第一逻辑门，用于在稀疏化信号和锁存数据之间执行逻辑运算；以及第二逻辑门，用于在所述第一逻辑门的输出和通过相对应的行的传输控制线所传播的传输信号之间执行逻辑运算，并且所述像素控制部分在正常操作时，停止所述多个锁存器的根据时钟的数据移位，并且在将所述数据序列写入到每个所述锁存器时，允许所述锁存器链部分在接收到不活动的稀疏化信号的状态下执行连续确定是读取还是不读的数据序列的移位输入。
9.如权利要求1所述的固态图像拾取装置， 其中所述像素控制部分包括在每一行上分别布置的多个存储器，并且指示是读取还是不读相应的行的像素的值被写入相应存储器；以及多个逻辑门部分，用于在每个所述存储器的存储器值和通过相应行的传输控制线所传播的传输信号之间执行逻辑运算。
10.如权利要求9所述的固态图像拾取装置， 其中每个所述逻辑门部分包括第一逻辑门，用于在稀疏化信号和所述存储器的存储器值之间执行逻辑运算；以及第二逻辑门，用于在所述第一逻辑门的输出和通过相应行的传输控制线所传播的传输信号之间执行逻辑运算。
11.如权利要求9所述的固态图像拾取装置，其中每个所述存储器在写使能信号是活动的并且通过相应行的传输控制线所传播的传输信号是活动的时是可写的。
12.如权利要求3所述的固态图像拾取装置，其中，所述组合逻辑门被与所述像素部分一起布置在同一芯片上。
13.如权利要求1所述的固态图像拾取装置，包括像素信号读出部分，其从所述像素部分、以多个像素为单位读出像素信号， 其中，所述像素信号读出部分包括与像素的列阵列相对应地布置的多个比较器，所述多个比较器确定读出信号的电势与参考电势之间的比较结果，并输出所确定的信号；以及多个计数器，所述多个计数器的操作受控于所述比较器的输出，并且对相应比较器的比较时间进行计数。
14. 一种照相机系统，包括 固态图像拾取装置；光学系统，用于在所述图像拾取装置上形成物体的图像；以及信号处理电路，用于处理所述图像拾取装置的输出图像信号， 其中，所述固态图像拾取装置包括以矩阵方式布置有多个像素电路的像素部分，具有用于将光信号转换成电信号以及用于取决于曝光时间来累积所述电信号的功能；以及像素驱动部分，其能够通过控制线进行驱动，以便重置、累积、传输和输出所述像素部分的信号电荷， 其中，所述像素部分具有像素共享结构，该像素共享结构布置有一条选择控制线、一条重置控制线和多条传输控制线，并且其整体上包括读出像素部分和不读像素部分，并且所述像素驱动部分包括像素控制部分，在该像素控制部分中，通常不读像素被固定在重置状态下，并且当读取具有共享关系的读出像素时，如果其地址被选择或者选择信号变为活动的，则取消所述不读像素的所述重置状态，以进入不读状态。
全文摘要
固态成像元件(图像传感器)(100)包括像素部分(110)、像素驱动部分(120)，其能够经由控制线被驱动为重置、累积、传送和输出像素部分的信号电荷，以及像素信号读取部分(130)，用于从像素部分读取像素的信号，其中像素部分(110)具有像素共享结构，在该结构中，布置了一条选择控制线、一条重置控制线、和多条传输控制线，并且该结构整体包括读出像素部分和不读像素部分，并且所述像素驱动部分(120)具有像素控制部分，该像素控制部分通常将不读像素固定到重置状态，并且如果共享关系中的读出像素的地址被选择或者在读取读出像素时选择信号变为活动时则释放不读像素的重置状态使不读像素进入不读状态。
文档编号H04N5/367GK102282839SQ20098015462
公开日2011年12月14日 申请日期2009年12月28日 优先权日2009年1月21日
发明者宇井博贵, 菊次博文, 高桥知宏 申请人:索尼公司