专利名称：一种AES的SoC密码芯片的制作方法
技术领域：
本实用新型涉及一种密码芯片，尤其涉及一种AES的SoC密码芯片。
技术背景随着微电子技术向纳电子技术发展，芯片的集成度越来越高，设计和应用也越来越普遍，现有单一的密码芯片通常使用硬件电路实现某种密码算法，一般在获取明文数据之后，然后取得密钥，在经过硬件电路密码算法运算后得到密文数据，这种芯片主要任务是完成数据加密，不对密钥进行分配和管理。
发明内容本实用新型针对现有技术的不足，提供一种可以实现密钥的分配、存储，完成密钥的更新，动态密钥管理等功能的一种AES的SoC密码芯片。为实现以上目的，本实用新型采用的技术方案为一种AES的SoC密码芯片，由AES算法的IP核、嵌入式微处理器、嵌入式SRAM储存器、数字锁相环、嵌入式ROM储存器、逻辑控制模块组成；逻辑控制模块与嵌入式微处理器接口相连，用于实现总线和接口控制；嵌入式微处理器与嵌入式ROM储存器相连一体，与嵌入式微处理器一起工作，为AES算法的IP核提供运算处理功能；嵌入式SRAM储存器通过 AES算法的IP核与嵌入式微处理器相连，利用AES算法完成加解密功能及密钥的扩展、分配，嵌入式SRAM储存器提供数据存储区及内部寄存器区功能；数字锁相环与AES算法的IP 核相连，实现时序的倍频转换。本实用新型的优点是采用AES算法的IP核为主，选用高级加密标准AES算法完成加解密功能及密钥的扩展和分配，对输入数据完成加解密功能，IP核同时具有密钥管理功能，完成对AES算法中密钥的扩展和调度，密钥管理芯片通常使用密钥分配算法，实现密钥的分配和存储，也可以完成密钥的更新，动态密钥管理等功能，AES算法作为当今最为流行的高级加密标准具有安全性高、抗攻击能力强、结构简单的特点，非常适于硬件实现；相对于目前仍以单一的密码算法芯片、密钥管理芯片等为主的的密码芯片来说，功能更完整，这个芯片具有灵活、快速和低成本的特性。
图1为本实用新型框架原理图；具体实施方式
如图1所示，一种AES的SoC密码芯片，由AES算法的IP核1、嵌入式微处理器2、 嵌入式SRAM储存器3、数字锁相环4、嵌入式ROM储存器5、逻辑控制模块6组成；逻辑控制模块6接收到数据后，用于实现内部总线(数据总线，地址总线及控制总线)的控制功能， 实现对外围接口等的控制，与嵌入式微处理器2—起实现整个芯片的总线和接口控制；经内部总线控制后将数据输出到嵌入式微处理器2，嵌入式微处理器2与嵌入式ROM储存器5 相连，嵌入式ROM储存器5存放嵌入式操作系统，与嵌入式微处理器2 —起工作，为AES算法的IP核1提供运算处理功能；AES算法的IP核1选用高级加密标准AES算法完成加解密功能及密钥的扩展和分配，嵌入式SRAM储存器3是一个同步的静态随机存取储存器，为嵌入式微处理器2提供数据存储区及内部寄存器区；数字锁相环4与AES算法的IP核1相连，实现时序的倍频转换，使输入的低频时钟转换成所需要的高频时钟供给AES算法的IP 核1，在数据传送的过程中，AES算法的IP核1所采用的是低频时钟，而开始进行运算时，计算所采用的时钟为数字锁相环4所提供的高频时钟；通过AES算法的IP核1对输入数据完成加解密及解密的分配和密钥的分配和储存。 本实用新型具有结构简单、安全性高、成本低廉、提高速度等优点，具有极大的推广价值。
权利要求1. 一种AES的SoC密码芯片，由AES算法的IP核、嵌入式微处理器、嵌入式SRAM储存器、数字锁相环、嵌入式ROM储存器、逻辑控制模块组成；其特征在于逻辑控制模块与嵌入式微处理器接口相连，嵌入式微处理器与嵌入式ROM储存器相连一体，嵌入式SRAM储存器通过AES算法的IP核与嵌入式微处理器相连，数字锁相环与AES算法的IP核相连。
专利摘要本实用新型公开了一种AES的SoC密码芯片，逻辑控制模块与嵌入式微处理器接口相连，用于实现总线和接口控制；嵌入式微处理器与嵌入式ROM储存器相连一体，与嵌入式微处理器一起工作，为AES算法的IP核提供运算处理功能；嵌入式SRAM储存器通过AES算法的IP核与嵌入式微处理器相连，利用AES算法完成加解密功能及密钥的扩展、分配，嵌入式SRAM储存器提供数据存储区及内部寄存器区功能；数字锁相环与AES算法的IP核相连，实现时序的倍频转换；本实用新型的优点是采用AES算法的IP核为主，选用高级加密标准AES算法完成加解密功能及密钥的扩展和分配，对输入数据完成加解密功能；相对于目前仍以单一的密码算法芯片、密钥管理芯片等为主的密码芯片来说，功能更完整。
文档编号H04L9/08GK202111715SQ20112020494
公开日2012年1月11日 申请日期2011年6月17日 优先权日2011年6月17日
发明者吴伟, 王欣, 肖颖, 高琪琪 申请人:无锡职业技术学院