数据传送电路、成像器件和成像设备的制作方法
【专利摘要】本发明提供了一种数据传送电路、成像器件和成像设备。其中，该数据传送电路包括多个数据传送部，传送彼此不同的像素列的像素信号，其中，该多个数据传送部包括传送从图像传感器的像素列中读取出的像素信号的传送线；以及放大部，放大由传送线输出的像素信号，并且其中，多个数据传送部彼此串联连接。
【专利说明】数据传送电路、成像器件和成像设备
[0001]相关申请的交叉引用
[0002]本申请要求于2012年10月12日提交的日本在先专利申请JP2012-226605的优先权的权益，其全部内容通过引证结合于此。
【技术领域】
[0003]本技术涉及数据传送电路、成像器件和成像设备，并且具体地，涉及可抑制传送延迟增加的数据传送电路、成像器件和成像设备。
【背景技术】
[0004]在现有技术中，存在一种成像设备，其分别在为每一条线从像素阵列读取出的像素信号中执行A/D转换并将像素信号传送至数据输出部。在此成像设备中，担心存在以下问题:从输出侧的远侧像素列读取的像素信号的延迟时间与从输出侧的近侧像素列读取的像素信号的延迟时间差异大，测量与全局时钟同步的触发器的建立时间裕量和保持时间裕量减少，并且传送像素信号的数据传送电路中的传送速度减小。
[0005]然后，数据传送电路被考虑，该数据传送电路通过调整针对数据输出部的数据捕获的时钟线的延迟来减少传送线(数据通过该传送线而传送至数字数据输出部)中产生的延迟，以高速、高精度地在数字数据输出部中执行数据捕获(例如，参见日本未经审查专利申请公开第2008-306695号)。
【发明内容】
[0006]然而，在该方法中，当像素列数量巨大且传送线较长时，存在以下担忧:对于减少传送总线中造成的延迟的贡献有限并且造成了配线延迟增加。
[0007]考虑到此种情况，提出本技术，以期望抑制传送延迟的增加。
[0008]根据本技术的第一实施方式，提供一种数据传送电路，包括:多个数据传送部,传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从图像传感器的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0009]该数据传送部可针对每一个像素列包括:计数器锁存器，通过将从像素读取出的像素信号的信号电平转换成数字值来保持像素信号，并且传送线可顺序地传送保持在每一个计数器锁存器中的数字值。
[0010]数据传送电路可进一步包括列扫描电路，为每一个数据传送部控制每一个像素列的像素信号的传送定时，并且每一个列扫描电路可具有彼此独立的时钟线以获得时钟信号。
[0011]数据传送电路可进一步包括中继数据传送部，保持从数据传送部输出的像素信号且将保持的该像素信号提供给下一级的数据传送部，并且多个数据传送部可经由该中继数据传送部彼此串联连接。[0012]中继数据传送部可包括:保持部，保持像素信号；以及读取部，读取保持在该保持部中的像素信号。
[0013]当在多个数据传送部之间处于同步时读取部可读取保持在保持部中的像素信号。
[0014]将像素信号提供至中继数据传送部的数据传送部可早于对应来自数据传送电路的输出定时的像素信号的定时将每一个像素列的像素信号提供至中继数据传送部。
[0015]中继数据传送部可包括多个保持部,并且比对应来自数据传送电路的输出定时的像素信号的定时早了与中继数据传送部的保持部的数目对应的时间量，数据传送部(其将像素信号提供至中继数据传送部)可将每一个像素列的像素信号提供至中继数据传送部。
[0016]数据传送电路可进一步包括:同步部，从最接近于输出侧的数据传送部输出的像素信号的输出定时同步。
[0017]根据本技术的第二实施方式，提供一种成像器件，包括:具有多个像素的像素区域，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0018]根据本技术的第三实施方式，提供一种成像设备，包括:成像器件；以及图像处理部，处理在该成像器件中被光电转换的目标图像。该成像器件包括:具有多个像素的像素区域，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0019]根据本技术的第一实施方式，数据传送电路包括多个数据传送部，传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从图像传感器的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0020]根据本技术的第二实施方式，提供一种成像器件，包括:具有多个像素的像素区域，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0021]根据本技术的第三实施方式，提供一种成像设备，包括:成像器件；以及图像处理部，处理在该成像器件中被光电转换的目标图像。该成像器件包括:具有多个像素的像素区域，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号。该多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大从该传送线输出的像素信号。该多个数据传送部彼此串联连接。
[0022]根据本技术，可抑制传送延迟的增加。
【专利附图】
【附图说明】[0023]图1是示出现有技术的图像传感器的主要配置示例的示图；
[0024]图2是示出现有技术的数据传送电路的主要配置示例的示图；
[0025]图3是示出现有技术的数据传送电路的驱动器的主要配置示例的示图；
[0026]图4是示出现有技术的数据传送电路的主要配置示例的示图；
[0027]图5是表示现有技术的数据传送电路的建立保持裕量之间关系的示图；
[0028]图6是表示现有技术的数据传送电路的输出延迟量的示图；
[0029]图7是示出图像传感器的主要配置示例的示图；
[0030]图8是示出单位像素的主要配置示例的示图；
[0031]图9是示出数据传送电路的主要配置示例的示图；
[0032]图10是表示数据传送电路的建立、保持裕量的关系的示例的示图；
[0033]图11是表示数据传送电路的输出延迟量的示例的示图；
[0034]图12是示出数据传送电路的另一配置示例的示图；
[0035]图13是示出数据传送电路的另一配置示例的示图；
[0036]图14是表示数据传送电路的建立、保持裕量的关系的另一示例的示图；
[0037]图15是表示数据传送电路的输出延迟量的另一示例的示图；以及
[0038]图16是示出成像设备的主要配置示例的框图。
【具体实施方式】
[0039]下文描述了本技术的实施方式(在下文中称为实施方式)。此外，按照以下顺序进行描述。
[0040]1.第一实施方式(图像传感器)
[0041]2.第二实施方式(成像设备)
[0042]1.第一实施方式
[0043]图像传感器
[0044]图1是示出现有技术的图像传感器的一部分的配置示例的框图。在图1中所示的图像传感器10是成像器件的实施方式，其对物体进行拍摄并获得捕捉到的图像的数字数据。
[0045]图像传感器10可为任何图像传感器。例如，可使用利用互补金属氧化物半导体(CMOS)的CMOS图像传感器、利用电荷耦合器件(CXD)的CXD图像传感器等。
[0046]如图1中所示，图像传感器10形成在半导体基板11上。图像传感器10具有定时控制电路12、行扫描电路13、像素阵列部14、数模转换器(DAC) 15、比较器16、数据传送电路17、数据处理部18等。
[0047]多个像素部20形成在像素阵列部14中。此外，连接图1中以垂直方向布置的像素的垂直信号线21和连接图1中以水平方向布置的像素的列选线22形成在像素阵列部14中。比较器16针对每个像素列(垂直信号线21)而设置。比较器16将从对应像素列的像素中读取出的像素信号与从DAC15提供的参考信号进行比较，并将比较结果提供至数据传送电路17。
[0048]数据传送电路17具有列扫描电路31、列选线32、计数器锁存器33、读出放大器(sense amplifier)34和触发器35。针对每一个像素列而设置计数器锁存器33，其暂时地保持从像素列的像素中读取出的信号并经由传送线顺序地将信号提供至读出放大器34。
[0049]行扫描电路13控制对于像素信号的读取。
[0050]计数器锁存器33和比较器16是针对每一个像素列而设置并输出作为数字值被提供的像素信号的信号电平。换言之，DAC15、计数器锁存器33和比较器16可构造列并行A/D0
[0051]列扫描电路31读取保持在每一个计数器锁存器33中的像素信号的数字值并且经由读出放大器34顺序地将信号输出至图像传感器10之外。
[0052]图2是示出图1中的数据传送电路17的更详细配置示例的示图。通过由移位寄存器45构造的列扫描电路31控制驱动晶体管，执行对计数器锁存器(N比特)33的顺序访问，读出放大器34中执行放大，执行与全局时钟的同步，然后将数据输出到外部。
[0053]图3示出针对现有技术的数据传送电路的驱动器的时钟配置。如图3中所示，通过将传送总线的小电压差放大从而在读出放大器34中执行数据传送。
[0054]图4是示出现有技术的数据传送电路17的完整的配置示例的示图。数据传送电路17由计数器锁存器、驱动晶体管、读出放大器和列扫描电路(移位寄存器)构造。在延迟时钟时段执行对计数器锁存器33的顺序访问，该延迟时钟以干和支的形式分布在构造列扫描电路31的移位寄存器45中。读出放大器34输出与计数器锁存器33的值对应的结果。传送的数据通过触发器35与全局时钟同步。
[0055]图5是表示现有技术的数据传送电路17的建立、保持裕量之间关系的示图。因为输入至构造列扫描电路31的移位寄存器45中的时钟以干和支的形式分布，所以在所有的移位寄存器中针对全局时钟的延迟时间相等。因为取决于来自读出放大器34的列选驱动器之间的连接负载，读出放大器34的输出延迟彼此不同，所以读出放大器34的远端处的输出延迟大而读出放大器34的近端处的输出延迟小。
[0056]图6是表不现有技术的相对于全局时钟的读出放大器34的输出和数据传送电路17中以干和支的形式分布的时钟的输出延迟量的示图。如上所述，因为在远端和近端的读出放大器的输出延迟时间差异大，所以存在以下担忧:测量与全局时钟同步的触发器的建立时间裕量和保持时间裕量可能减少且传送速度可能降低。
[0057]日本未经审查专利申请公开第2008-306695号公开一种通过调整针对数字数据输出部的数据捕捉的时钟线的延迟来减少传送线(其将数据传送至数字数据输出部)中产生的延迟，从而高速且高精度地在数据输出部中执行数据捕获的方法。然而，在处理列并行A/D的数目大且传送线较长的情况下，由于对于减少数据传送电路中在传送总线中产生的延迟的贡献有限，所以存在配线延迟可能增加的担忧。
[0058]然后，在此数据传送电路中，数据传送路径是多级的且延迟时间的增加被抑制。
[0059]图7是示出应用本技术的图像传感器的主要配置示例的框图。图7中所示的图像传感器100是基本上与图1的图像传感器10相同的成像器件，且其配置形成在半导体基板111上。换言之，图像传感器100可为任何图像传感器，或者可为与图像传感器10相似的CMOS图像传感器或CXD图像传感器。
[0060]如图7中所示，图像传感器100具有定时控制电路112、行扫描电路113、像素阵列部114、数模转换器(DAC) 115、比较器116、数据传送电路117和数据处理部118。
[0061]定时控制电路112控制图像传感器100的每一个部(例如:行扫描电路113、DACl 15和数据传送电路117)的操作定时。
[0062]行扫描电路113控制从像素阵列部114中像素信号的读取。DACl 15生成斜坡波形的参考信号并且将斜坡波形提供至每一个比较器116。比较器116针对像素阵列部114的每一个像素列而设置，并且比较从像素阵列部114读取出的像素信号的信号电平与由DAC115提供的参考信号并将其比较结果提供至数据传送电路117。
[0063]当数据传送电路117通过对比较器116的输出进行计数而获得像素信号的数字值时，数字值被顺序地传送至数据处理部118。数据处理部118执行诸如关于图像数据(B卩，由如上所述方式获得的像素阵列部114中所有的像素的像素信号(数字值))的图像处理或编码的预定处理。
[0064]如图7中所示，像素阵列部114由以阵列形式设置的多个像素部120构造。从每一个像素部120读取的像素信号经由连接像素列的垂直信号线121传送至比较器116。此外，每一个像素部120连接到列选线122 (其连接像素线)，并且由行扫描电路113经由列选线122控制操作。
[0065]像素配置
[0066]图8是示出像素部120的电路配置示例的电路示图。如图8中所示,除了诸如光电二极管125 (B卩，光电转换部(光接收部))，像素部120还有四个晶体管(例如，读取晶体管126、复位晶体管127、放大器晶体管128和选择晶体管129)。
[0067]这里，对于四个晶体管(读取晶体管126至选择晶体管129)，例如，使用N沟道金属氧化物半导体(MOS)晶体管。然而，上述作为示例的读取晶体管126、复位晶体管127、放大器晶体管128和选择晶体管129的导电组合仅是示例，而本技术不限于此组合。
[0068]例如，作为列选线122，通常针对像素部120的同一像素行中的每一个像素设置有传送线、复位线和选择线三条驱动配`线。在像素行单元中的传送线、复位线和选择线连接至各个端与行扫描电路103的每一像素行对应的输出端，并且传送(作为驱动像素部120的驱动信号的)传送脉冲0TRF、复位脉冲C^RST和选择脉冲c^SEL。
[0069]在光电二极管125中，其正电极连接到负电源(例如:接地)并且取决于所接收的光的光量，所接收的光被光电转变成电荷量的光电荷(这里称为光电子)，然后积聚光电荷。光电二极管125的负电极经由读取晶体管126电连接至放大器晶体管128的栅电极。电连接至放大器晶体管128的栅电极的节点称为FD (浮动扩散)。
[0070]读取晶体管126连接在光电二极管125的负电极和放大器晶体管128的栅电极(换言之，FD)之间。高电平(例如，Vdd电平)有效的(在下文中称为“高有效”)的传递脉冲CtTRF经由传送线被赋予读取晶体管126的栅电极。因此，读取晶体管126导通，在光电二极管125中被光电转换的光电荷被传送至浮动扩散(FD)。
[0071]在复位晶体管127中，漏电极和源电极分别连接到像素电源Vrst和浮动扩散(FD)0高有效的复位脉冲ΦΙ?Τ经由复位线被赋予复位晶体管127的栅电极。因此，复位晶体管127导通，且通过向像素电源Vdd去除浮动扩散(FD)的电荷来重置浮动扩散(FD)。
[0072]在放大器晶体管128中，栅电极和漏电极分别连接到浮动扩散(FD)和像素电源Vdd。然后，在通过复位晶体管127重置浮动扩散(FD)之后，放大器晶体管128输出浮动扩散(FD)电位作为复位信号(复位电平)。此外，在通过读取晶体管126传送信号电荷之后，放大器晶体管128输出浮动扩散(FD)电位作为光积聚信号(信号电平)。[0073]在选择晶体管129中，例如，漏电极和源电极分别连接到放大器晶体管128和垂直信号线121。高有效的选择脉冲ASEL经由选择线被赋予选择晶体管129的栅电极。因此，选择晶体管129导通，并且从放大器晶体管128输出的信号中继至垂直信号线121作为像素部120的选择状态。
[0074]此外，选择晶体管129可采用连接在像素电源Vdd和放大器晶体管128的漏电极之间的电路配置。
[0075]此外，像素部120不限于由具有上述配置的四个晶体管构造的像素配置。例如，由三个晶体管构造的像素配置也可用作放大器晶体管128，而且可使用选择晶体管129并且其像素电路的配置无关紧要。
[0076]数据传送电路
[0077]图9中示出了图7的数据传送电路117的主要配置示例。本技术应用于图9中所示的数据传送电路117。换言之，在数据传送电路117中，数据传送路径被划分成两个。
[0078]在本技术中，为了减少将数据传送至图像传感器(其上安装列并行A/D)中的数字数据输出部的传送总线上的配线延迟，传送总线被划分，并且放大从传送总线输出的信号的放大器电路(读出放大器)是多级的(η-划分)。传送总线上产生的配线延迟由配线的电阻和电容的乘积决定。配线延迟按传送总线(其配线宽度均匀)中配线的长度的平方而成比例增加。然后，本技术适合于通过将传送总线划分成几个部分(η-划分)来减少(l/η2)传送线上的延迟。
[0079]换言之，传送线上的延迟(1/η2)减少并且后续级的处理部的数据捕获可通过应用本技术而以高速高精度执行。此外，通过设计扫描电路的访问方法来消除由中继产生的内部延迟成为可能。
[0080]本技术应用于数据传送电路117。如图9中所示，数据传送电路117具有列扫描电路131-1、列扫描电路131-2、数据传送部132-1、数据传送部132-2、同步部133、中继列扫描电路141和中继数据传送部142。
[0081]列扫描电路131-1具有多个移位寄存器151并控制数据传送部132_1中的数据传送。列扫描电路131-2具有多个移位寄存器151并控制数据传送部132-2中的数据传送。如果无需描述以区别彼此，列扫描电路131-1和列扫描电路131-2将简称为列扫描电路131。
[0082]数据传送部132-1对应像素阵列部114的一部分像素列，并将从对应像素列读取出的像素信号传送至同步部133。数据传送部132-1具有对像素列的像素的像素信号进行计数和保持的计数器锁存器161以及控制关于从相应像素列的计数器锁存器161读取像素信号的驱动晶体管162。
[0083]连接由计数器锁存器161和驱动晶体管162构造的每个像素列单元的一对传送总线对163连接到读出放大器164。换言之，从每一个像素列的计数器锁存器161读取的像素信号的数字值经由驱动晶体管162提供至传送总线对163，并经由传送总线对163提供给读出放大器164。此外，经由中继数据传送部142从数据传送部162-2提供的、对应于数据传送部162-2的像素列的像素的像素信号也被提供给传送总线对163。在对应数据传送部132-1的像素的像素信号之后，传送总线对163将对应数据传送部132-2的像素的像素信号提供至读出放大器164。
[0084]读出放大器164放大经由传送总线对163顺序地提供的每一个像素列的像素的像素信号并且将像素信号提供至同步部133。此外，如上所述，传送总线对163包括由电阻和电容的乘积呈现的配线延迟165，并且随着距离增加，配线延迟165的延迟量增加。
[0085]数据传送部132-2也具有与数据传送部132-1相似的配置，并且由针对每一个像素列的计数器锁存器161、驱动晶体管162、传送总线对163和读出放大器164构造。此外，传送总线对163包括配线延迟165。
[0086]此外，数据传送部132-2的读出放大器164放大经由传送总线对163顺序地提供的每一个像素列的像素的像素信号，并将像素信号提供至数据传送部142。
[0087]如果无需描述以区别彼此，数据传送部132-1和数据传送部132-2简称为数据传送部132。
[0088]中继列扫描电路141由移位寄存器181和OR电路182配置成，并且在中继数据传送部142中控制数据传送。
[0089]中继数据传送部142获取从数据传送部132-2输出的像素信号，暂时地保持像素信号并且将保持的像素信号提供至数据传送部132-1。中继数据传送部142具有中继移位寄存器191和中继驱动晶体管192。
[0090]中继移位寄存器191暂时保持数据传送部132-2的读出放大器164的输出(像素信号)。中继驱动晶体管192控制从中继移位寄存器191读取像素信号。根据中继驱动晶体管192的控制而读取的像素信号被提供至数据传送部132-1的传送总线对163。
[0091]换言之，传送从像素阵列部114的每一个像素列读取的像素信号的数据传送电路的传送总线对163被分成几个部。数据传送部132-1和数据传送部132-2彼此串联连接。
[0092]如上所述，通过在多级中配置数据传送部132并通过减小传送总线对163的长度，减少传送总线对163的配线延迟165成为可能。
[0093]此外，通过经由中继数据传送部142在每一个数据传送部132之间连接从而可易于同步每一个数据传送部132的输出的定时。此外，通过由中继位移寄存器191暂时地保持数据传送部132的输出使提高数据传送部132-2中每一个像素列的像素的像素信号的读取定时成为可能。
[0094]图10示出使用本技术的数据传送电路的配置的具体驱动。与现有技术的配置相似，由列扫描电路131从距近端的远端的计数器锁存器上执行顺序访问。连接到第一 SA的计数器锁存器161的数据的传送结束，并且同时，中继驱动晶体管192的选择信号SEL中继被固定为高并且接着第二 SA的计数器锁存器数据被顺序地传送。因为第二 SA具有关于由输入列扫描电路131的延迟时钟的输出延迟，在执行中继之前通过延迟时钟执行同步。
[0095]因为中继数据传送部142通过中继位移寄存器191在一级执行同步，在经中继的读出放大器的输出中出现一个循环的输出延迟。因此，通过提早执行对第二 SA侧的列扫描电路131-2中的一个循环的访问，来消除中继位移寄存器191中出现的水平传送时钟的一个循环的内部延迟。
[0096]图11是表示关于全局时钟的读出放大器的输出和使用本技术的数据传送电路的配置中以干和支的形式分布的时钟的输出延迟量的示图。在使用本技术的数据传送电路117中，通过将读出放大器164的传送总线对163划分成两个从而可以减少传送总线对163上产生的配线延迟165。在读出放大器的远端和近端之间的延迟时间的差异减少，并且测量与全局时钟的同步的触发器的建立时间裕量和保持时间裕量通过减少配线延迟165而增力口。即使在处理列并行A/D的数目大的情况下或者是在传送线长的情况下，也可通过应用本技术而减少传送线上产生的配线延迟。
[0097]多级配置
[0098]在上述配置中，描述了将传送总线对163划分成两个的示例；然而，划分的数量是任意的。例如，如图12中所示，可划分成四个、十六个或更多。如上所述，通过增加划分的数目可进一步减少传送线上的延迟。
[0099]中继数据传送部
[0100]此外，在中继数据传送部中，如图13中的示例所示，移位寄存器可由两个以上的级配置成。
[0101]在图13中的示例的情况下，数据传送电路117具有中继列扫描电路241而不是中继列扫描电路141，以及具有中继数据传送部242而不是中继数据传送部142。此外，数据传送电路117具有列扫描电路231-1而不是列扫描电路131-1，以及具有列扫描电路231-2而不是列扫描电路131-2。
[0102]中继数据传送部242具有中继移位寄存器291而不是中继移位寄存器191，以及具有中继移位寄存器292。换言之，与中继数据传送部142不同，提供的像素信号保持在最大二循环中。中继移位寄存器291与数据传送部132-2同步操作。中继移位寄存器292与数据传送部132-1同步操作。
[0103]在数据传送电路117中，被输入每一个移位寄存器的时钟线配置与图9的情况不同。相对于全局时钟的列扫描电路231的访问定时在远端和近端不同，并且电路配置用于消除读出放大器164的远处和近处的输出延迟。因为划分成两个的读出放大器164在每一个系统中的时基是独立的，用于再同步的触发器插入两级中。
[0104]图14示出这一情况的具体驱动。与图10中的情况相似，在数据传送电路117中，通过列扫描电路131从距近端的远端的计数器锁存器执行顺序访问。连接到第一 SA的计数器锁存器数据的传送结束，并且同时，中继驱动晶体管的选择信号SEL中继被固定为高并且接着第二 SA的计数器锁存器数据被顺序地传送。
[0105]因为第二 SA具有关于输入列扫描电路的延迟时钟的输出延迟，在执行中继之前通过在第二近端的延迟时钟执行同步。因为通过改变时钟线配置划分成两个的读出放大器在每一个系统中的时基是独立的，在第一远端延迟时钟中执行进一步同步。因为经中继的读出放大器的输出通过两个触发器，所以出现二循环的输出延迟。因此，通过提早执行对第二 SA侧上的列扫描电路中的二循环的访问来消除中继FF中出现的水平传送时钟的二循环的内部延迟。
[0106]图15表示关于全局时钟的读出放大器的输出和使用本技术的数据传送电路中以干和支的形式分布的时钟的输出延迟量。因为每一移位寄存器中的输入时钟的延迟量朝远端侧减少，数据传送电路配置成用于消除读出放大器的远端和近端的输出延迟量。因此，与图11中的情况相比，相对于全局时钟的读出放大器的输出延迟量减小。
[0107]如上所述，通过使用本技术，数据传送电路的延迟减少并且数据输出部中的数据捕获可以闻速闻精度执行。
[0108]2.第二实施方式
[0109]成像设备[0110]图16是示出成像设备的主要配置示例的框图。图16中所示的成像设备800是对物体进行成像并将目标图像以电信号输出的设备。
[0111]如图16中所示，成像设备800具有光学部811、01?5传感器8124/1)转换器813、操作部814、控制部815、图像处理部816、显示部817、编码译码处理部818和记录部819。
[0112]光学部811由将焦点调整至物体并从聚焦位置收集光的透镜、调整曝光量的孔径、控制图像的定时的遮板等配置成。光学部811透过来自物体的光(入射光)并将该光提供至CMOS传感器812。
[0113]CMOS传感器812光电转换入射光并将针对每一个像素的信号(像素信号)提供至A/D转换器613。
[0114]A/D转换器813将以预定定时从CMOS传感器812提供的像素信号转换成数字数据(图像数据)，并以预定定时顺序地将数据提供至图像处理部816。
[0115]例如，操作部814由逐帧移动拨盘(TM)、键、按钮、触板等配置成，并接收用户的输入操作且将与操作输入对应的信号提供至控制部815。
[0116]基于与用户的操作输入对应的由操作部814输入的信号，控制部815控制光学部81UCMOS传感器812、A/D转换器813、图像处理部816、显示部817、编码译码器处理部818和记录部819的驱动，并且使每一部执行关于成像的处理。
[0117]例如，图像处理部816执行关于从A/D转换器813提供的图像数据的不同的图像处理，如:混色校正、黑电平校正、白平衡调整、去马赛克处理、矩阵处理、Y校正和YC转换。图像处理部816将执行了图像处理的图像数据提供至显示器部817和编码译码器处理部818。
[0118]例如，显示器部817由液晶显示器等配置成，并基于从图像处理部816提供的图像数据显示目标。
[0119]编码译码器处理部818以预定方式对从图像处理部816提供的图像数据执行编码处理，并且将所获得的编码数据提供至记录部819。
[0120]记录部819记录来自编码译码器处理部818的编码数据。如必要的话，记录在记录部819中的编码数据通过读取图像处理部816中的数据而解码。通过译码处理获得的图像数据提供给显示器部817，并且对应图像被显示。
[0121]如上所述，本技术应用于成像设备800的CMOS传感器812和A/D转换器813。换言之，上述图像传感器100被应用为CMOS传感器812和A/D转换器813。因此，CMOS传感器812和A/D转换器813可抑制数据传送电路中增加的传送延迟，并且可实现在图像处理部816中以高速高精度捕获数据。因此，成像设备800可通过对物体成像获得具有较高画质的图像。
[0122]此外，应用本技术的成像设备不限于上述配置并可由其他配置形成。例如，其可为除数字式静物摄影机或摄影机之外的具有成像功能的信息处理设备，如:移动电话、智能电话、平板类型设备和个人计算机。此外，其可为通过安装在另一信息处理设备使用(或者被装载为内置装置的)的相机模块。
[0123]此外，在说明中，系统意指多个配置元件(设备、模块(零件)等)的组件，无论所有的配置元件是否在同一外壳中都无关紧要。因此，系统包括存储在单独的外壳中并且经由网络彼此连接的多个设备，并且一个设备中多个模块存储在一个外壳中。[0124]此外，在上述描述中，描述为一个设备(或者处理部)的配置可分开，并且配置可由多个装置(或者处理部)形成。相反地，在上述描述中，配置可通过收集描述为多个设备(或者处理部)的配置由一个设备(或者处理部)形成。此外，除了上述配置外的其他配置当然可以被添加到每一个设备(或者每一个处理部)的配置中。此外，当整个系统的配置或操作基本相同时，设备(或者处理部)的部配置可包含在另一种设备(或者另一个处理部)的配置中。
[0125]以上参照附图具体地描述了本技术的优选实施方式；然而，本技术的实施方式并不限于此。显然，本技术所属领域内的技术人员在权利要求所述技术思想范围内可构思不同的变形例或者修改例。鉴于此，应理解，这些示例属于本技术的技术范围。
[0126]例如，本技术可采用经由网络通过共享多个设备中的功能联合处理一个功能的云计算。
[0127]此外，除了由一个设备执行外，在多个设备中，上述流程图中的每一个步骤可通过共享的步骤执行。
[0128]此外，除了由一个设备执行外，当多个处理包含在一个步骤中时，包含在一个步骤的多个处理可通过共享多个设备中的处理执行。
[0129]在图1中，上述配置被描述为形成在半导体基板101的一个薄片上；然而，该配置可形成在多个半导体基板上。例如，像素阵列部102、行扫描部103、列处理部104、列扫描部105和系统控制部106可形成在彼此不同的垫底上，并且然后CMOS图像传感器100可形成为层压类型的成像器件，该层压类型的成像器件中两个基板被层压。
[0130]此外，本技术可采取以下配置。
[0131](I) 一种数据传送电路包括:多个数据传送部，传送彼此不同的像素列的像素信号，其中，该多个数据传送部包括传送从图像传感器的像素列中读取出的像素信号的传送线；以及放大部，放大由该传送线输出的该像素信号，并且其中，该多个数据传送部彼此串联连接。
[0132](2)根据(I)至(9)中的任何一个所述的数据传送电路，该数据传送部可包括:对于每一个像素列，计数器锁存器通过将从像素读取出的像素信号的信号电平转换成数值保持像素信号，并且其中，传送线连续地传送保持在每一个计数器锁存器中的数值。
[0133](3)根据(I)至(9)中任何一个所述的数据传送电路，进一步包括:列扫描电路，为每一个数据传送部控制每一个像素列的所述像素信号的传送定时，其中，每一个列扫描电路可具有彼此独立的时钟线以获得时钟信号。
[0134](4)根据(I)至(9)中任何一个所述的数据传送电路，进一步包括:中继数据传送部，保持由数据传送部输出的像素信号并且将保持的该像素信号提供给下一级的数据传送部，其中多个数据传送部经由该中继数据传送部彼此串联连接。
[0135](5 )根据(I)至(9 )中任何一个所述的数据传送电路，其中，中继数据传送部可包括保持部，保持所述像素信号；以及读取部，读取保持在所述保持部的所述像素信号。
[0136](6)根据(I)至(9)中任何一个所述的数据传送电路，其中，读取部当在多个数据传送部之间被同步时可读取保持在保持部中的像素信号。
[0137](7)根据(I)至(9)中任何一个所述的数据传送电路，将像素信号提供至中继数据传送部的数据传送部将每一个像素列的像素信号提供至中继数据传送部早于对应来自数据传送电路的输出定时的像素信号的定时。
[0138](8)根据(I)至(9)中任何一个所述的数据传送电路，中继数据传送部包括多个保持部，并且通过与中继数据传送部的保持部的数目对应的定时量，将像素信号提供至中继数据传送部的数据传送部将每一个像素列的像素信号提供至中继数据传送部早于对应来自数据传送电路的输出定时的像素信号的定时。
[0139](9)根据(I)至(8)中任何一个所述的数据传送电路，进一步包括:同步部，与由靠输出侧最近的所述数据传送部输出的像素信号的输出定时同步。
[0140](10)—种成像器件包括:像素区域，具有多个像素，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号，其中，多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大由该传送线输出的像素信号，其中，该多个数据传送部彼此串联连接。
[0141](11) 一种成像设备包括:成像器件；以及图像处理部，处理在所述成像器件中被光电地转换的目标图像，其中，该成像器件包括:像素区域，具有多个像素，该多个像素具有光电地转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号，其中，该多个数据传送部包括传送从像素区域的像素列中读取出的像素信号的传送线；以及放大部，放大由该传送线输出的像素信号，并且其中，该多个数据传送部彼此串联连接。
【权利要求】
1.一种数据传送电路，包括: 多个数据传送部，传送彼此不同的像素列的像素信号， 其中，所述多个数据传送部包括: 传送线，传送从图像传感器的像素列读取出的所述像素信号； 以及 放大部，放大从所述传送线输出的所述像素信号，并且 其中，所述多个数据传送部彼此串联连接。
2.根据权利要求1所述的数据传送电路， 其中，针对每一个像素列，所述数据传送部包括:计数器锁存器，通过将从像素读取出的所述像素信号的信号电平转换成数字值来保持所述像素信号的信号电平，以及其中，所述传送线顺序地传送保持在每一个计数器锁存器中的所述数字值。
3.根据权利要求2所述的数据传送电路，进一步包括: 针对每一个数据传送部的列扫描电路，控制每一像素列的所述像素信号的传送定时， 其中，每一个列扫描电路具有彼此独立的时钟线以获得时钟信号。
4.根据权利要求1所述的数据传送电路，进一步包括: 中继数据传送部，保持从所述数据传送部输出的所述像素信号并且在规定的定时将保持的所述像素信号提供给下一级的所述数据传送部， 其中，所述多个数据传送部经由所述中继数据传送部彼此串联连接。
5.根据权利要求4所述的数据传送电路， 其中，所述中继数据传送部包括: 保持部，保持所述像素信号；以及 读取部，读取保持在所述保持部中的所述像素信号。
6.根据权利要求5所述的数据传送电路， 其中，在所述多个数据传送部之间被同步时，所述读取部读取保持在所述保持部中的所述像素信号。
7.根据权利要求6所述的数据传送电路， 其中，将所述像素信号提供至所述中继数据传送部的所述数据传送部早于对应从所述数据传送电路输出所述像素信号的输出定时的定时将每一个像素列的所述像素信号提供至所述中继数据传送部。
8.根据权利要求7所述的数据传送电路， 其中，所述中继数据传送部包括多个保持部，并且 其中，将所述像素信号提供至所述中继数据传送部的所述数据传送部比对应从所述数据传送电路输出所述像素信号的输出定时的定时早了对应于所述中继数据传送部的所述保持部的数目的定时量地将每一个像素列的所述像素信号提供至所述中继数据传送部。
9.根据权利要求1所述的数据传送电路，进一步包括: 同步部，与最接近输出侧的所述数据传送部输出的所述像素信号的输出定时同步。
10.根据权利要求4所述的数据传送电路，其中，所述中继数据传送部包括多个中继移位寄存器，每一个所述多个中继移位寄存器与所述多个数据传送部中的相应一个数据传送部同步操作。
11.一种成像器件，包括:具有多个像素的像素区域，所述多个像素具有光电转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号，其中，所述多个数据传送部包括:传送线，传送从所述像素区域的像素列读取出的所述像素信号；以及放大部，放大从所述传送线输出的所述像素信号，并且其中，所述多个数据传送部彼此串联连接。
12.—种成像设备，包括: 成像器件；以及图像处理部，处理在所述成像器件中被光电转换的目标图像，其中，所述成像器件包括:具有多个像素的像素区域，所述多个像素具有光电转换入射光的光接收部；以及多个数据传送部，传送彼此不同的像素列的像素信号，其中，所述多个数据传送部包括:传送线，传送从所述像素区域的像素列读取出的所述像素信号；以及放大部，放大从所述传送线输出的所述像素信号，并且其中，所述多个数据传送部彼此串联连接。
【文档编号】H04N5/341GK103731610SQ201310456354
【公开日】2014年4月16日 申请日期:2013年9月29日 优先权日:2012年10月12日
【发明者】真田慎吾 申请人:索尼公司