序列器/解序列器中的时钟数据恢复系统的制作方法

本发明涉及一种序列器/解序列器(Serializer/Deserializer，简称Serdes)中的电路，且特别涉及一种序列器/解序列器(Serdes)中的时钟数据恢复系统。

背景技术：

电子电路(如芯片、晶粒、集成电路等)是现代信息社会最重要的硬件基础；不同的电子电路可用通道(channel)连接成互连系统，以经由通道交换信号(如信息、数据、讯息、命令和/或分组等等)，让不同的电子电路能相互协调运作，发挥加成综合的功能。不过，通道本身的特性也会影响信号往来传输的质量。一般而言，通道是低通性质的，故会减抑信号中的高频部分，导致信号失真(distortion)；举例而言，当一个作为发射端的电子电路要经由通道将一方波波形的信号传输至一接收端的电子电路时，接收端接收到的信号波形会是一缓升缓降的波形，已经无法维持方波波形的升沿与降沿。在接收端接收到的信号波形中，其缓升部分可视为一前游标(pre-cursor)，其缓升的峰值可视为一主游标，而由峰值缓降的部分则可视为一后游标(post-cursor)。信号失真会进一步造成符元间干扰(ISI，inter-symbol interference)，影响信号传输的质量，例如说是提高误比特率。

为了补偿通道造成的影响，可在发射端与接收端中分别设置滤波机制与均衡机制。举例而言，发射端(transmitter，简称Tx)的滤波机制可包括一预强化滤波器(pre-emphasis filter)用以强化发射端信号的高频部分；接收端(receiver，简称Rx)的均衡机制则可包括一连续时间线性均衡器(continuous time linear equalizer，简称CTLE)与一决策反馈均衡器(decision feedback equalizer，简称DFE)。当发射端要将一待传信号传送至接收端时，发射端滤波器会依据多个滤波系数来为待传信号进行滤波，再将滤波后信号驱动至通道；接收端接收通道传来的信号后，会依据多个均衡系数对接收到的信号进行均衡处理，再由均衡后信号中取还其携载的内容和/或其他信息(如时钟)。

请参照图1，其所绘示为已知序列器/解序列器(Serdes)示意图。在发射端 Tx的电子电路中，预强化滤波器(pre-emphasis filter)102接收数据信号(data signal)S并产生过滤的数据信号Sw。其中，预强化滤波器102提高数据信号S中的高频部分的大小(increase the magnitude of higher frequencies)而成为过滤的数据信号Sw。

之后，过滤的数据信号Sw经由通道(channel)104的一端传送至另一端而成为接收信号Sx并且输入接收端Rx的电子电路。在接收端Rx的电子电路中，包括时钟数据恢复系统(clock data recovering system)110，用以重建数据信号S。

时钟数据恢复系统110包括：数据采样器(data sampler)113、边沿采样器(edge sampler)115、时钟数据恢复电路(clock data recovering circuit)117、决策反馈均衡器(decision feedback equalizer)119与加总器(adder)111。

基本上，在通道104的另一端上的接收信号Sx会输入时钟数据恢复系统110。加总器111将决策反馈均衡器119产生的反馈均衡信号(feedback equalizing signal)Sf与接收信号Sx进行加总后产生迭加信号(superposed signal)Sz。

数据采样器113根据数据时钟dCLK来采样迭加信号Sz并产生数据采样信号(sampled data signal)Sd。再者，边沿采样器115根据边沿时钟eCLK来采样迭加信号Sz并产生边沿采样信号(sampled edged signal)Sedg。

另外，时钟数据恢复电路117接收采样数据信号Sd以及边沿采样信号Sedg并产生数据时钟dCLK以及边沿时钟eCLK。决策反馈均衡器119接收采样数据信号Sd并产生反馈均衡信号Sf。

基本上，图1的时钟数据恢复系统110是对迭加信号Sz进行数据及其数据沿(data edge)的采样，并利用时钟数据恢复电路117来产生数据时钟dCLK以及边沿时钟eCLK。此类的时钟数据恢复系统110，其时钟数据恢复电路117需要产生两倍数据速率的数据时钟dCLK以及边沿时钟eCLK，用以过度采样(over sampling)迭加信号Sz。再者，数据时钟dCLK以及边沿时钟eCLK彼此之间的相位差为180度。

根据以上的说明，时钟数据恢复电路117中需要利用蹦蹦相位检测器(bang-bang phase detector)，用来接收数据采样信号Sd以及边沿采样信号Sedg，并据以产生相位更新信息(phase update information)用以调整数据时钟dCLK以及边沿时钟eCLK的相位。

很明显地，已知序列器/解序列器并不适用于高速的数据传输系统。举例来说，假设数据信号S的数据速率为16Gbps时，时钟数据恢复电路117需要产生高达8GHz速率的数据时钟dCLK以及边沿时钟eCLK以正负沿采样的方式才能取得时钟相位差异的信息，进而重建数据信号S。

技术实现要素：

本发明的目的之一是提出一种时钟数据恢复系统，包括：一连续时间线性均衡器，接收一接收信号并产生一第一均衡信号；一加总器，接收该第一均衡信号与一反馈均衡信号，并产生一迭加信号；一第一误差切割器，根据一时钟信号以及一第一切割电压来切割该迭加信号并产生一第一误差信号；一第二误差切割器，根据该时钟信号以及一第二切割电压来切割该迭加信号并产生一第二误差信号；一数据切割器，根据该时钟信号以及一第三切割电压来切割该迭加信号并产生一数据信号；一时钟数据恢复电路，接收该数据信号与该第二误差信号，并据以产生该时钟信号至该数据切割器、该第一误差切割器与该第二误差切割器；一适应性滤波器，接收该数据信号与该第一误差信号，并据以产生一参考电压至该第一误差切割器，并且产生一决策反馈均衡系数组，其中该参考电压等于该第一切割电压；以及一决策反馈均衡器，接收该数据信号与该决策反馈均衡系数组，并据以产生该反馈均衡信号至该加总器。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1所绘示为已知序列器/解序列器(Serdes)示意图。

图2举例示意互连系统的通道对信号传输的影响。

图3举例示意符元间干扰。

图4所示为向应一逻辑1符元的示意图。

图5A所绘示为本发明第一实施例的序列器/解序列器的时钟数据恢复系统示意图。

图5B所绘示为第一实施例中信号之间的耦合效应(coupling effect)示意图。

图6A所绘示为本发明第二实施例的序列器/解序列器的时钟数据恢复系统示意图。

图6B所绘示为第二实施例中信号之间的去耦合效应(decoupling effect)示意图。

【符号说明】

102：预强化滤波器

104：通道

110：时钟数据恢复系统

111：加总器

113：数据采样器

115：边沿采样器

117：时钟数据恢复电路

119：决策反馈均衡器

204：通道

500、600：时钟数据恢复系统

510、610：连续时间线性均衡器

520、620：加总器

530、630：数据切割器

540、640、645：误差切割器

550、650：时钟数据恢复电路

560、660：适应性滤波器

570、670：决策反馈均衡器

具体实施方式

请参考图2，其举例示意通道对信号传输的影响。在图2中，一发射端Tx经一通道204而连接在一接收端Rx，当发射端Tx要发送一过滤的数据信号Sw至接收端时，过滤的数据信号Sw会经由通道204的传播而形成接收信号Sx，由接收端Rx接收。在图2的例子中，过滤的数据信号Sw在时点t0起以延续一时段UI的方波来携载一个逻辑1符元。由于通道204导致的波形失真，过滤的数据信号Sw中的方波会在接收信号Sx中呈现一缓升缓降的波形。经接收端Rx对接收信号Sx的采样，逻辑1符元会对应至时点t[k0]的峰 值采样Sx[k0]，形成主游标。相对于主游标，接收信号Sx在时点t[k0]之前的部分为前游标，例如时点t[k0-1]的采样Sx[k0-1]；信号Sy在时点t[k0]之后的部分为后游标，例如时点t[k0+1]的采样Sx[k0+1]。时点t[k0-1]、t[k0]与t[k0+1]之间的间隔可以等于时段UI。

在理想的情形下，前游标与后游标的强度应该为零，只留下主游标。不过，因为通道特性导致的非理想效应，接收信号Sx中会留下相当强度的前游标与后游标，并引起符元间干扰。

延续图2，请继续参考图3，其举例示意符元间干扰。在图3的例子中，过滤的数据信号Sw在时点t0至t3间携载三个符元，依序为逻辑1、0与1。经由通道204的传递，时点t0至t1间的逻辑1方波会在接收端Rx形成波形Wa，时点t2至t3间的逻辑1方波则在接收端Rx形成波形Wb，而接收端Rx的接收信号Sx即是由波形Wa与Wb合成，过滤的数据信号Sw中的逻辑1、0与1分别对应接收信号Sx中的采样Sx[k0]、Sx[k0+1]与Sx[k0+2]。

由图3可看出，因为波形Wa的后游标(时点t[k0]后的部分)与波形Wb的前游标(时点t[k0+2]之前的部分)会在时点t[k0+1]加成，故采样Sx[k0+1]的强度不会降到零，使原本应该代表逻辑0的采样Sx[k0+1]会因符元间干扰而被误判为逻辑1。由图2与图3的讨论可知，为了补偿通道的特性并减抑符元间干扰，应该要完整考虑前游标与后游标的影响。

基本上，时钟数据恢复系统中的决策反馈均衡器由接收信号Sx中抵减后游标的影响而形成迭加信号Sz；此均衡机制的作用可用图4来举例说明。如图4所示，向应一逻辑1符元，接收信号Sx会呈现一缓升缓降波形，在迭加信号Sz的采样Sz[k]反映逻辑1，但其后游标部分仍有相当的信号强度。不过，经由决策反馈均衡器之后，接收信号Sx中的后游标部分会被反馈均衡信号抵减，使后游标部分对应的采样Sz[k+1]、Sz[k+2]等等可趋近于零，以抑制符元间干扰。

再者，为了抵减接收信号Sx中的后游标部分，决策反馈均衡器需要根据决策反馈均衡系数组(DFE coefficient set)h1，h2，h3，h4，h5的变化来产生反馈均衡信号。如图4所示，因为迭加信号Sz在时点t[k+1]的强度大于时点t[k+2]的强度，故系数h1亦大于系数h2。

请参考图5A，其所绘示为本发明第一实施例的序列器/解序列器的时钟数据恢复系统示意图。时钟数据恢复系统500包括：连续时间线性均衡器510、 数据切割器(data slicer)530、误差切割器(error slicer)540、时钟数据恢复电路550、适应性滤波器(adaptive filter)560、决策反馈均衡器570与加总器520。其中，适应性滤波器560可为基于最小均方的一适应性滤波器(least mean square based adaptive filter)。

如图5A所示，在通道204的另一端连接至接收端Rx的电子电路，使得接收信号Sx输入时钟数据恢复系统500的连续时间线性均衡器510，用以提高接收信号Sx中的高频部分的大小而成为第一均衡信号(first equalized signal)Sy。再者，加总器520将决策反馈均衡器570产生的反馈均衡信号Sf与第一均衡信号Sy进行加总后产生迭加信号Sz。

数据切割器530根据时钟信号CLK以及固定切割电压(slicing voltage)Ss，例如0V，来切割(slice)迭加信号Sz并产生数据信号Sd。再者，误差切割器540根据时钟信号CLK以及参考电压(reference voltage)Vref，来切割(slice)迭加信号Sz并产生误差信号Serr。

时钟数据恢复电路550接收数据信号Sd与误差信号Serr来产生时钟信号CLK至数据切割器530与误差切割器540。再者，适应性滤波器560接收数据信号Sd与误差信号Serr来产生一参考电压Vref至误差切割器540，并且产生一决策反馈均衡系数组(DFE coefficient set)h1，h2，h3，h4，h5至决策反馈均衡器570。

再者，决策反馈均衡器570接收数据信号Sd与决策反馈均衡系数组h1，h2，h3，h4，h5后产生反馈均衡信号Sf至加总器520，用以抵减第一均衡信号Sy中的后游标部分。基本上，迭加信号Sz、反馈均衡信号Sf与第一均衡信号Sy之间的关系为：

基本上，图5A的时钟数据恢复系统500是利用相同的时钟信号CLK对迭加信号Sz进行数据及相位误差的采样。此类的时钟数据恢复系统500，其时钟数据恢复电路550产生的时钟信号与数据速率相同。因此，数据恢复系统500可称之为鲍率数据恢复系统(baud rate clock data recovering system)。再者，时钟数据恢复电路550中还包括目勒目勒相位检测器(Muler-Muler phase detector)来接收数据信号Sd以及误差信号Serr，并据以产生相位更新信息(phase update information)，用以调整时钟信号CLK的相位。

请参照图5B，其所绘示为第一实施例中信号之间的耦合效应(coupling effect)示意图。如图5B所示，虚线I为反馈均衡信号Sf未输入迭加器520前的迭加信号Sz；实线II为反馈均衡信号Sf输入迭加器520后的迭加信号Sz。

当反馈均衡信号Sf未输入迭加器520前，迭加信号Sz成为虚线I。此时，误差信号Serr会在相位ψ1转态，而时钟信号CLK的采样相位(sampled phase)会被锁定相位ψ1位置。然而，当反馈均衡信号Sf输入迭加器520后，迭加信号Sz成为实线II。误差信号Serr会在相位ψ2转态，而时钟信号CLK的采样相位(sampled phase)会被锁定相位ψ2位置。亦即，锁定相位产生Δψ的会偏移。换句话说，第一均衡信号Sy与反馈均衡信号Sf之间会产生耦合效应，而时钟信号CLK的相位会受到反馈均衡信号Sf的影响使得系统不稳定。

请参考图6A，其所绘示为本发明第二实施例的序列器/解序列器的时钟数据恢复系统示意图。时钟数据恢复系统600包括：连续时间线性均衡器610、数据切割器630、第一误差切割器640、第二误差切割器645、时钟数据恢复电路650、适应性滤波器660、决策反馈均衡器670与加总器620。其中，适应性滤波器660可为基于最小均方的一适应性滤波器(least mean square based adaptive filter)。

如图6A所示，在通道204的另一端连接至接收端Rx的电子电路，使得接收信号Sx输入时钟数据恢复系统600的连续时间线性均衡器610，用以提高接收信号Sx中的高频部分的大小而成为第一均衡信号Sy。而加总器620将决策反馈均衡器670产生的反馈均衡信号Sf与第一均衡信号Sy进行加总后产生迭加信号Sz。

数据切割器630根据时钟信号CLK以及固定切割电压Ss，例如0V，来切割迭加信号Sz并产生数据信号Sd。再者，第一误差切割器640根据时钟信号CLK以及参考电压Vref，来切割迭加信号Sz并产生第一误差信号Serr1。第二误差切割器645根据时钟信号CLK以及参考电压Vref减去第一决策反馈均衡系数h1的结果(Vref-h1)，来切割迭加信号Sz并产生第二误差信号Serr2。

再者，时钟数据恢复电路650接收数据信号Sd与第二误差信号Serr2来产生时钟信号CLK至数据切割器630、第一误差切割器640与第二误差切割器645。

根据本发明的第二实施例，适应性滤波器660接收数据信号Sd与第一误差信号Serr1来产生一参考电压Vref至第一误差切割器640，并且产生一决策 反馈均衡系数组(DFE coefficient set)h1，h2，h3，h4，h5至决策反馈均衡器670。其中，参考电压Vref减去第一决策反馈均衡系数h1的结果(Vref-h1)则传递至第二误差切割器645。基本上，适应性滤波器660根据该数据信号Sd与该第一误差信号Serr1来动态改变该参考电压Vref以及决策反馈均衡系数组h1，h2，h3，h4，h5。

再者，决策反馈均衡器670接收数据信号Sd与决策反馈均衡系数组h1，h2，h3，h4，h5后产生反馈均衡信号Sf至加总器620，用以抵减第一均衡信号Sy中的后游标部分。基本上，迭加信号Sz、反馈均衡信号Sf与第一均衡信号Sy之间的关系为：

同理，图6A的时钟数据恢复系统600是利用相同的时钟信号CLK对迭加信号Sz进行数据及相位误差的采样。此类的时钟数据恢复系统600，其时钟数据恢复电路650产生的时钟信号与数据速率相同。因此，数据恢复系统600也可称之为鲍率数据恢复系统。再者，时钟数据恢复电路650中还包括目勒目勒相位检测器来接收数据信号Sd以及第二误差信号Serr2，并据以产生相位更新信息，用以调整时钟信号CLK的相位。

请参照图6B，其所绘示为第二实施例中信号之间的去耦合效应(decoupling effect)示意图。如图6B所示，虚线I为反馈均衡信号Sf未输入迭加器620前的迭加信号Sz；实线II为反馈均衡信号Sf输入迭加器620后的迭加信号Sz。

当反馈均衡信号Sf未输入迭加器620前，迭加信号Sz成为虚线I。此时，第二误差信号Serr2会在相位ψ1转态，而时钟信号CLK的采样相位会被锁定相位ψ1位置。再者，当反馈均衡信号Sf输入迭加器620后，迭加信号Sz成为实线II。第二误差信号Serr2也会在相位ψ1转态，而时钟信号CLK的采样相位也会被锁定相位ψ1位置。亦即，锁定相位不会产生偏移。换句话说，第一均衡信号Sy与反馈均衡信号Sf之间会不会产生耦合效应，时钟信号CLK的相位不会受到反馈均衡信号Sf的影响，使得系统更稳定。

相较于第一实施例，第二实施例的时钟数据恢复系统600中增加了一第二误差切割器645，并且提供另一切割电压(参考电压Vref减去第一决策反馈均衡系数h1的结果(Vref-h1))至第二误差切割器645。如此，可以使得时钟信号CLK的相位不会受到反馈均衡信号Sf的影响，使得系统更稳定。

再者，本发明的时钟数据恢复系统600中，还可以包括一可变增益放大器(variable gain amplifier，简称VGA)，配置于时钟数据恢复系统600的输入端与连续时间线性均衡器610之间，用以先行放大通道信号的大小，并成为接收信号Sx后，再输入连续时间线性均衡器610。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。