1.一种基于FPGA的HDLC收发控制器，其特征在于，所述HDLC收发控制器在FPGA上实现HDLC的收发控制功能，所述HDLC收发控制器包括：
处理器接口模块、HDLC发送模块和HDLC接收模块；
所述处理器接口模块用于：为所述处理器提供接口，与所述处理器进行数据交换，控制所述HDLC发送模块和HDLC接收模块，若所述处理器的处理周期小于所述HDLC收发控制器的处理周期，在所述处理器执行完一次读/写操作后所述处理器接口模块即回归空闲状态，若所述处理器的处理周期大于或等于所述HDLC收发控制器的处理周期，在所述处理器执行一次读/写操作时所述处理器接口模块进入写等待状态，直至所述读/写操作结束才回归空闲状态；
所述HDLC发送模块用于：接收所述处理器写入的数据并编码成HDLC帧，向与所述处理器通信的装置发送编码后的HDLC帧；
所述HDLC接收模块用于：接收与所述处理器通信的装置发送的HDLC帧并进行解码，存储解码后的数据，并向所述处理器发送中断信号以使所述处理器读取所述解码后的数据。
2.根据权利要求1所述的HDLC收发控制器，其特征在于，所述HDLC发送模块包括：
HDLC发送状态寄存器，用于标识所述HDLC发送模块的状态；
第一数据缓存器，用于接收并存储所述处理器写入的数据；
校验码生成单元，用于将所述第一数据缓存器中存储的数据生成循环冗余检查CRC-16校验码；
时钟同步单元，用于对所述校验码进行时钟同步；
数据插0单元，用于对时钟同步后的校验码进行并/串转换和插0处理；
标志位插入单元，用于对进行并/串转换和插0操作后的数据插上帧头帧尾，得到编码后的HDLC帧；
发送单元，用于向与所述处理器通信的装置发送编码后的HDLC帧。
3.根据权利要求1所述的HDLC收发控制器，其特征在于，所述HDLC接收模块包括：
接收单元，用于接收与所述处理器通信的装置发送的HDLC帧；
帧识别单元，用于对接收到的HDLC帧进行帧识别并去掉帧头帧尾；
去除零码单元，用于对帧识别后的HDLC帧数据进行去除零码处理和串/并转换；
时钟同步单元，用于对去除零码处理和串/并转换后的数据进行时钟同步；
校验单元，用于对时钟同步后的数据进行CRC校验；
第二数据缓存器，用于存储进行CRC校验后的数据，并在满足预设条件时向所述处理器发送中断信号以使所述处理器读取所述解码后的数据；
HDLC接收状态寄存器，用于标识所述HDLC接收模块的状态。
4.根据权利要求1所述的HDLC收发控制器，其特征在于，所述处理器接口模块包括：地址线、数据线、片选信号、写信号、读信号和中断信号。