一种支持任意符号率的调制器装置及实现方法与流程

本发明属于通信领域，尤其涉及一种支持任意符号率的调制器实现方法及装置。

背景技术：

现代通信系统系统中，根据不同的业务需求，经常要求传输信号的速率可变，尤其在卫星通信领域，根据不同的应用场景要求改变系统的采用不同的符号率进行信号传输，甚至是支持任意符号率的。

对可变符号率传输系统的调制器，传统方法通常采用以下技术实现：第一种方法：根据实际的传输速率，采用重新配置时钟芯片改变DAC工作时钟。例如专利CN104539262公开了一种连续可变速率的数字成型滤波处理方法，该方法的步骤包括：(1)由数字NCO产生1倍数据时钟信号A1和N倍数据时钟信号AN；(2)按照所述数据时钟信号A1对输入信号进行接收；(3)利用数据时钟信号AN对接收信号进行N倍补零插值；(4)采用数字成型滤波器插值后信号进行滤波处理；(5)对成型滤波后的信号进行变采样率的插值滤波处理。该方法当符号率范围变换范围很宽时，将受硬件平台限制而无法满足设计需求。

第二种方法：DAC采用固定时钟频率工作，根据不同的符号率采用不同级数FIR插值滤波器实现低速率到高速率的滤波器。例如中国专利CN105450310A公开了一种可变符号速率的GMSK信号发生器，包括控制单元、信息处理模块、预编码模块、成形滤波模块、多级内插模块、增益补偿模块、MSK调制模块、Farrow滤波模块、载波调制模块和数模转换D/A模块，其特征在于：控制单元对符号速率Rc、是否预编码以及注入数据内容参数进行配置并下发各个功能模块；信息处理模块和预编码模块根据控制单元下发调制参数，将生成的信息数据送入成形滤波模块进行基带成形处理；成形滤波之后信号的不同符号速率通过多级内插模块进行多级内插，增益补偿模块将多级内插模块输出信号根据选择的内插级数进行增益补偿和低通滤波；MSK调制模块将经过成形滤波模块输出信号进行积分累加，输出相位值，将依据相位值查ROM表获得相互正交的I、Q基带信号送入Farrow滤波模块进行符号速率到采样速率的分数转换；载波调制模块将经过Farrow滤波处理后的I、Q两路基带信号，分别与载波通过直接数字频率合成器DDS产生的余弦分量cos[WC(n)]、正弦分量sin[WC(n)]相乘后再相加，输出高斯最小频移键控GMSK调制信号，其中，Wc为载波角频率，n为时间分量。这种方法仅能够实现与各级FIR插值倍数相关的几种符号率传输，具有较大的局限性，同时随着符号率的多变性，对于滤波器的技术和资源的消耗也提出了很大的挑战。

第三种方法：通过现场可编辑逻辑门阵列(FPGA)内置的重配时钟模块，生成系统所需要的不同的符号率时钟，配置插值滤波器，实现不同符号率到固定输出采样率的转换。CN201130945公开了一种可变速率调制解调的装置，由A/D转换器、D/A转换器、DDS、单片机、FPGA、DSP器件组成，DDS产生所需要的时钟频率输出连接FPGA，调制输出接口控制的单片机还连接FPGA，FPGA与DSP器件的数据接口互相连接，编码、成形滤波、匹配滤波、符号定时、频偏估计、Viterbi译码、RS译码器数字处理功能由FPGA和DSP完成；A/D转换器及D/A转换器均连接FPGA的输入及输出接口。这种方法需要专门的时钟配置管理模块，并且IP核实现时钟生成，通常使得设计范围受限，具有较大的局限性；或采用外部配置时钟芯片替代内部时钟生成IP，但需要增加额外的硬件成本，并且其符号率的可配置分辨率一般很难达到很高的精度。

技术实现要素：

本发明第一方面在于提供了一种高精度、采用单一工作时钟实现可任意符号率的信号到DAC固定采样率的转换的装置及方法，以克服现有技术的不足。

为实现上述目的，本发明第一方面提供了一种支持任意符号率的调制器装置，包括接口适配器、信道编码模块、物理组帧调制模块、任意倍数插值器和DAC接口；

所述接口适配器接收外部通用并行接口数据，并将转换为前向编码模块所需的编码信息格式；所述信道编码模块将前向编码模块所需的编码信息转换为编码数据后送至物理组帧调制模块；所述物理组帧调制模块将编码数据实现编码比特流的映射调制和物理帧组帧以及匹配滤波；

所述任意倍数插值器将匹配滤波后的数据转换为DAC固定采样率的数据。

优选的，所述任意倍数插值器由任意倍数插值Farrow滤波器、CIC插值滤波器级联组成。

进一步的，匹配滤波后的数据经过所述任意倍数插值滤波器得到目标采样率为DAC接口采样率/M,M为整数，经过M倍CIC插值滤波器得到DAC接口固定采样率数据作为调制器输出。

优选的，所述信道编码模块对编码数据采用乒乓结构将,将1个2物理帧的编码数据拼接成一个完整的存储单元。

优选的，所述信道编码模块包括流控状态机，所述流控状态机控制前级的适配器模块发送数据帧和后级的Farrow滤波器往本模块取数。

优选的，所述任意倍数插值Farrow滤波器器由n个FIR滤波器组成，滤波器输出结果和一个与SR_X、SR_Y相关的u序列实数乘加运算得到插值输出；各个FIR滤波器组的系数由具体插值拟合算法确定，其中n≥3，SR_X为输入X序列的采样率，SR_Y为输出Y序列的采样率。

进一步的，所述FIR滤波器组的系数的插值拟合算法为：

Y(n)＝y0·u³+y1·u²+y2·u+y3＝((u·y0+y1)·u+y2)·u+y3。

其中u的定义为：X序列和Y序列每一个样点的等距离间隔分别为：T_X＝1/SR_X和T_Y＝1/SR_Y；0≤u<T_X，且初始u(0)＝0；当u(i)+Ty<Tx,u(i+1)＝u(i)+Ty；当u(i)+Ty≥Tx,u(i+1)＝u(i)+Ty-Tx。

本发明的第二方面提供了实施第一方面提供的支持任意符号率的调制器装置的方法。具体包括以下步骤：

(1)外部的通用并行接口数据送至适配器模块，接口适配模块将数据转换为前向编码模块所需的编码信息格式；

(2)编码信息经过信道编码模块得到编码数据送至物理组帧调制模块实现编码比特流的映射调制和物理帧组帧以及匹配滤波；

(3)匹配滤波器后的数据经过任意倍数插值滤波器得到目标采样率为DAC接口采样率/M，经过M倍CIC插值滤波器得到DAC接口固定采样率数据作为调制器输出。

进一步的，所述步骤(2)的具体过程为：

(2a)、当系统检测到当前帧编码数据到来时，根据系统配置参数，生成物理帧头数据，并将其存储于物理帧头缓冲区。

(2b)、在生成物理帧头输入的同时，系统控制第一帧编码数据至编码数据缓冲区1，写完成后，将写开关切换到缓冲区2并产生适配器数据发送触发信号，控制前级的适配器模块发送第2帧数据；

(2c)、当第2帧数据经过信道编码后，对第2个缓冲取执行写操作时，此时Farrow滤波器工作就绪指示值有效，Farrow滤波器开始工作后，输出样点输入请求信号，根据样点输入请求信号产生读地址，根据物理帧格式定义和顺序编排，依次读取物理帧头缓冲区的物理帧头数据、编码数据缓冲区数据、导频数据，直到将编码数据缓冲区1读完，当读完，再次读取第二个数据的物理帧头，并切换到编码数据缓冲区2。由于设计保证，设定写速度远大于读取的数据；

(2d)、当第2帧数据写完成，将写开关切换到缓冲区1，当读缓冲区1操作完成时，再次产生适配器数据发送触发信号，通知适配器发送下一帧数据。

优选的，所述物理帧数据设有一定的时延，实现IQ数据和物理帧头的对齐组合。

进一步的，所述步骤(3)具体实现过程如下：

(3a)、计算CIC插值滤波器的插值倍数M，进一步确定Farrow滤波器的输出目标采样率。

(3b)、将输入符号率分为M个区间，根据符号率所处的区间，确定CIC的插值倍数M；M的计算公式为：

(3c)、在获得M值后，计算Ty＝M/f_DAC，Tx＝N/SR，将Tx，Ty输出给Farrow滤波器，计算u值，并控制滤波器的输出和样点输入，实现采样率的变换，M值送给后级的CIC插值滤波器，配合Farrow滤波器，达到任意符号率的输入经过两级插值均能够得到固定的采样率输出。

本发明的有益效果是：

1、为提升任意倍数插值滤波器的性能，采用小数倍插值与CIC插值滤波级联结构实现采样率转换，将任意倍数插值滤波器限定的插值倍数在R＝1～2之间的小数，结合后级CIC整数倍插值滤波器实现高倍的插值；级联结构保证了任意倍数插值的拟合效果，解决了直接采用单级Farrow结构滤波器实现高倍插值时的信号失真问题。

2、仅对编码数据采用乒乓缓冲结构，有效解决了长码(信息量很长的比特流作为完整的一帧)编码信息量过大导致存储资源消耗过大问题；传统的设计方法，通常完成物理组帧和IQ映射后再对完整的一帧数据(包括除编码数据外的其余开销)进行存储，而映射后的IQ数据需要进行Nbit量化，存储量量为比特存储的N倍)。

3、本发明以任意倍插值滤波器的输入采样指示信号为基准点，采用的闭环控制技术实现数据流量的逐级控制，优于传统方法预先根据设定采样率和提前计算各级流量产生控制信号的方法，进而对物理帧进行拼接的方法。

4、本发明以任意倍数插值Farrow滤波器为核心，整个调制器采用单一工作时钟实现可任意符号率的信号到DAC固定采样率的转换，并具有精度高达1Hz的符号率调整精度，减小硬件成本的同时，达到了很好的效果。

附图说明

图1为本发明的结构示意图之一；

图2为本发明的结构示意图之二；

图3为本发明的小数倍插值滤波器的结构示意图；

图4为本发明的Farrow结构三阶滤波器系数矩阵表示图；

图5为本发明的u的定义图；

图6为本发明的符号率区间划分示意图；

图7为本发明的物理帧结构和物理组帧实现示意图。

具体实施方式

为了更好的理解本发明所提出的技术手段，下面结合附图和具体的实施例对本发明作进一步阐述。

如图1和图2所示，一种支持任意符号率的调制器装置，包括接口适配器、信道编码模块、物理组帧调制模块、任意倍数插值器和DAC接口；所述接口适配器接收外部通用并行接口数据，并将转换为前向编码模块所需的编码信息格式；所述信道编码模块将前向编码模块所需的编码信息转换为编码数据后送至物理组帧调制模块；所述物理组帧调制模块将编码数据实现编码比特流的映射调制和物理帧组帧以及匹配滤波；

所述任意倍数插值器将匹配滤波器的数据转换为DAC固定采样率的数据。

所述任意倍数插值器由任意倍数插值Farrow滤波器、CIC插值滤波器级联组成。

匹配滤波后的数据经过所述任意倍数插值滤波器得到目标采样率为DAC接口采样率/M,M为整数，经过M倍CIC插值滤波器得到DAC接口固定采样率数据作为调制器输出。

如图3和图4所示，任意倍数插值Farrow滤波器通用结构：假设输入序列X(k)的采样率为SR_X，输出Y(n)序列采样率为SR_Y。Farrow结构的滤波器由n个FIR滤波器组成，滤波器输出结果和一个与一个与SR_X、SR_Y相关的u序列实数乘加运算得到插值输出。各个滤波器组的系数由具体插值拟合算法确定。

在工程实践中，对滤波器性能和复杂度进行折中，通常取三阶Farrow滤波器结构，对应4组滤波器系数，对应滤波器系数可以用图4中的矩阵形式表示每一列系数对应相应的FIR滤波器。假设C0滤波器输出的结果为y0序列，C1滤波器输出结果为y1序列，C2滤波器输出结果为y2序列，C3滤波器对应输出结果为y3序列。那么Y(n)输出结果如下式表示：实现结构避免了高幂次运算，节约了乘法硬件开销。

Y(n)＝y0·u³+y1·u²+y2·u+y3＝((u·y0+y1)·u+y2)·u+y3

如图5所示，为进一步说明输出序列Y(n)，其中u的概念为：假设X序列的采样率为SR_X，Y序列的采样率为SR_Y，则X序列和Y序列每一个样点的等距离间隔分别为：T_X＝1/SR_X和T_Y＝1/SR_Y。其中，0≤u<Tx，u的定义为：当前Y样点值左侧最近的X样点的时间距离。

初始化状态，u(0)＝0，输入X(0)；当u(i)+Ty＜Tx，则保持当前滤波器输出值，将u(i+1)和y0、y1、y2和y3当前值带入Y(n)计算公式，得到新的Y(i)值；当u(i)+Ty≥Tx时，输入一个新的X样点，新样点移入滤波器后得到新的y0，y1，y2，y3，带入Y(n)的计算公式得到新的Y(n)值，上述为u序列的定义、产生过程、以及由u值的判断条件决定是否输入新的样点值，每次满足条件u(i)+Ty≥Tx则产生一个数据输入请求。

理论上只需要确定Tx和Ty就可以实现任意采样率的变换，当插值倍数R过大并且X的的周期样点数较少时，直接采样高倍插值滤波，Farrow滤波器插值出来的效果达不到理想的效果，甚至会引起信号的严重失真。因此，本发明采用限制插值倍数R范围的Farrow滤波和CIC滤波器整数倍滤波器相结合的方法来实现后级的采样率变换。

由于DAC采用固定的采样率f_DAC输出，若设定符号率为SR，匹配滤波器插值点数为N，Farrow滤波器插值前的X序列采样率SR_X＝N·SR，经过Farrow插值滤波器后的采样率SR_Y。

在上述条件下，考虑对Farrow滤波器的计算参数：首先需要计算CIC插值滤波器的插值倍数M，进一步确定Farrow滤波器的输出目标采样率。由于Farrow滤波器限定插值倍数为1～2倍，因此可以通过对输入符号率分为M个区间，根据符号率所处的区间，确定CIC的插值倍数M。M的计算公式如下，计算结果往上取整即CIC插值倍数。

如图6所示，检测符号率在特定的区间内则输出对应的M值，当fdac/N/2<SR≤fdac/N/1，M取1，当fdac/N/3<SR≤fdac/N/2，M取1。以此类推，注意范围是一个左开右闭区间。

假设DAC接口速率为64Msps，输入的符号率为6.5Msps，匹配滤波插值样点数为4，则(64M/4)/3<6.5M≤(64M/4)/2，说明该符号率在区间((64M/4)/3，(64M/4)/2]内，对照区间图，CIC插值倍数取值M＝2。

在获得M值后，计算Ty＝M/f_DAC，Tx＝N/SR，然后将Tx，Ty输出给Farrow滤波器，用于计算u值，并控制滤波器的输出和样点输入，实现采样率的变换，M值送给后级的CIC插值滤波器，配合Farrow滤波器，达到任意符号率的输入经过两级插值均能够得到固定的采样率输出。

结合图1与图7，对物理组帧调制模块内采用乒乓缓冲结构，实现长帧数据的信息流控制进行说明。物理组帧调制模块将信道编码后的数据按照物理帧定义的格式，将数据按特有的调制方式(QPSK/8PSK/16APSK/32APSK)将编码数据映射为IQ信号，并插入物理帧需要的一些额外信息(如导频信号)。DVB-S2标准的物理帧数据位置是确定的，只需要根据Farrow滤波器输出的指示信号，按照标准定义的格式，对数据进行存取RAM中的数据和拼接数据即可。数据缓冲区以1个2物理帧的编码数据为一个完整的存储单元，物理组帧调试模块结构示具体工作流程描述如下：

当系统检测到当前帧编码数据到来时，根据系统配置参数，生成物理帧头数据，并将其存储于物理帧头缓冲区。

在生成物理帧头输入的同时，系统控制第一帧编码数据至编码数据缓冲区1，写完成后，将写开关切换到缓冲区2并产生适配器数据发送触发信号，控制前级的适配器模块发送第2帧数据；

当第2帧数据经过信道编码后，对第2个缓冲取执行写操作时，此时Farrow滤波器工作就绪指示值有效，Farrow滤波器开始工作后，输出样点输入请求信号，根据样点输入请求信号产生读地址，根据物理帧格式定义和顺序编排，依次读取物理帧头缓冲区的物理帧头数据、编码数据缓冲区数据、导频数据，直到将编码数据缓冲区1读完，当读完，再次读取第二个数据的物理帧头，并切换到编码数据缓冲区2。由于设计保证，设定写速度远大于读取的数据。

当第2帧数据写完成，将写开关切换到缓冲区1，当读缓冲区1操作完成时，再次产生适配器数据发送触发信号，通知适配器发送下一帧数据。

按照上述步骤轮询，读取当前缓冲区完成时，另一个缓冲区总是提前准备好下一帧数据，保证信号的连续处理。本发明利用了逻辑设计的定时延特性，数据每经过一个工作模块会产生固定的时延，由于读取物理帧头和编码数据缓冲区均用的同一时间基准，而IQ数据经过的处理流程较多，因此需要对物理帧数据设计进行一定的时延，才能够实现IQ数据和物理帧头的对齐组合。组合后的数据经过匹配滤波实现N倍插值，输出给Farrow滤波器。

整个调制器具体工作过程如下：当接口适配器发送第一帧数据作为起始条件，经过信道编码，后送至物理组帧调制模块，该模块中的流控状态机起到承前启后的效果，及控制后级Farrow滤波器的往本模块取数，同时也控制前级发送数据帧，实现整个系统的闭环控制。在任意速率转换方面采用了两级滤波级联的方式完成，保证信号效果。

根据上述说明书的揭示和教导，本发明所属领域的技术人员还可以对上述实施方式进行变更和修改。因此，本发明并不局限于上面揭示和描述的具体实施方式，对发明的一些修改和变更也应当落入本发明的权利要求的保护范围内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对本发明构成任何限制。