电子设备的制作方法

本文中的公开涉及图像传感器和该图像传感器的布局，该布局减小给定像素大小的区域。

背景技术：

数码摄影已经取代了传统的基于胶片的摄影作为拍摄和存储图像的常规方式。最初地局限于单一用途的相机设备，结合到蜂窝电话中的数码相机随着时间推移而变得越来越流行，并且目前，个人为了非商业目的而捕获的大多数数字图像是使用结合在蜂窝电话内的数码相机来捕获的。因此，对蜂窝电话所捕获的数字图像具有更高质量的期望随着对能够充当数码相机的那些蜂窝电话的期望增长而增长。

多年来，在蜂窝电话的数码相机系统内使用的图像传感器在分辨率(即，像素计数)上得到了增大，结合了图像传感器的顶尖蜂窝电话具有多于160万像素(MP)，并且在一种情况下，超过40MP。

分辨率的这种增大部分地通过缩小单个像素的大小来实现。这进而导致每个像素具有减小的电荷存储容量，这意味着每个像素捕获更少的光。因为最大信噪比是电荷存储容量的平方根的函数，所以这些更小的像素最终导致更差的信噪比。

因此，更大数量的更小像素的趋势开始颠倒，并且当前趋势为朝向更小数量的更大像素。因为期望用于蜂窝电话的图像传感器小且紧凑，因此挑战是设计具有更大像素的传感器，还要将传感器大小保持尽可能紧凑。

由于这种挑战，由于卷帘叶片式快门像素传统地占据更小的区域，所以通常采用卷帘叶片式操作类型像素而不是全局快门操作像素。然而，如将解释的，卷帘叶片式快门像素相比于全局快门像素具有缺点。

在卷帘叶片式快门中，逐行地处理像素阵列，针对快门的每次移动，一行被积分而另一行被读出。快门在阵列上移动，从而使得像素曝光相同的时间量，但不是同时曝光。当拍摄如风扇、直升机桨叶或螺旋桨等快速移动物体的图像时，卷帘叶片式快门可能不能很好地工作。

利用全局快门，阵列中的像素同时解除复位并开始同时积分。因此，不存在卷帘叶片式快门的缺点。在特定周期之后，像素然后被同时读出到可以位于像素内部的临时存储设备中。然后，此临时存储设备被逐行扫描，其中，信号被放大或者被转换成数字值。

因为像素同时积分，所以每个像素具有至少一个专用存储电容器。在设计这些存储电容器时涉及的各种挑战导致消耗不期望量的表面区域。为了使全局快门在大小上比卷帘叶片式快门更有竞争力，期望新的设计。

技术实现要素：

提供本实用新型概述以便引入在以下详细描述中进一步描述的一系列概念。本概述不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用作在限定所要求保护的主题的范围的辅助。

本实用新型的实施例提供了一种电子设备，其布局能够减小给定像素大小的区域。

本文中所公开的一种电子设备包括第一集成电路裸片，该第一集成电路裸片具有形成于其中的光电二极管和用于这些光电二极管的读出电路，该读出电路包括暴露于该第一集成电路裸片的表面上的输出焊盘。第二集成电路裸片具有形成于其中的用于这些光电二极管的存储电容器结构以及用于对存储于这些存储电容器结构中的数据执行图像处理的数字电路，这些存储电容器结构包括暴露于该第二集成电路裸片的表面上的输入焊盘。该第一集成电路裸片和该第二集成电路裸片采取面对面安排，从而使得该第一集成电路裸片的这些输出焊盘面向该第二集成电路裸片的这些输入焊盘。互连将该第一集成电路裸片的这些输出焊盘耦合至该第二集成电路裸片的这些输入焊盘。

一种电子设备包括：第一集成电路裸片，所述第一集成电路裸片具有形成于其中的至少一个光电二极管和用于所述至少一个光电二极管的读出电路；第二集成电路裸片，所述第二集成电路裸片与所述第一集成电路裸片以堆叠安排并且具有形成于其中的与所述至少一个光电二极管相关联的至少一个存储电容器；以及所述第一集成电路裸片与所述第二集成电路裸片之间的互连，所述互连用于将所述读出电路耦合至所述至少一个存储电容器。

所述第一集成电路裸片具有带有前表面和后表面的半导体衬底，以及所述前表面上用于由此限定顶表面的一系列金属喷镀层；其中，所述第二集成电路裸片具有带有前表面和后表面的半导体衬底，以及所述前表面上用于由此限定顶表面的一系列金属喷镀；并且其中，所述第一集成电路裸片和所述第二集成电路裸片的所述顶表面面向彼此，并且通过所述互连彼此电耦合。

所述第二集成电路裸片缺少用于所述至少一个光电二极管的读出电路，并且缺少形成于其中的至少一个光电二极管；并且其中，所述第一集成电路裸片缺少用于所述第一集成电路裸片的所述至少一个光电二极管的至少一个存储电容器。

所述第一集成电路裸片缺少数字电路，所述第二集成电路裸片缺少除了所述至少一个存储电容器之外的模拟电路。

所述互连包括至少一个导电凸块。

所述至少一个存储电容器包括金属-绝缘体-金属电容器。

所述第二集成电路裸片还具有形成于其中的逻辑电路的晶体管。

所述至少一个存储电容器形成于所述第二集成电路裸片的电容器层中；所述至少一个逻辑栅极形成于所述第二集成电路裸片的逻辑电路层中；所述电容器层和所述逻辑电路层以堆叠安排在所述第二集成电路裸片内被竖直地分隔开。

所述至少一个存储电容器包括以堆叠安排的第一金属层、在所述第一金属层上的绝缘体层、以及在所述绝缘体层上的第二金属层。

所述第一金属层的至少一部分暴露于所述第二集成电路裸片的表面上；所述至少一个光电二极管具有导电端子，所述导电端子采用与所述第一金属层的暴露于所述第二集成电路裸片的所述表面上的所述部分对准的方式暴露于所述第一集成电路裸片的表面上；所述互连将所述第一金属层的暴露于所述第二集成电路裸片的所述表面上的所述部分电耦合至暴露于所述第一集成电路裸片的所述表面上的所述导电端子。

所述第二集成电路裸片进一步包括暴露于其表面上的至少一个接触焊盘以及将所述至少一个接触焊盘耦合至所述至少一个存储电容器的所述第一金属层的至少一个通孔；所述至少一个光电二极管具有导电端子，所述导电端子采用与暴露于所述第二集成电路裸片的所述表面上的所述至少一个接触焊盘对准的方式暴露于所述第一集成电路裸片的表面上；所述互连将所述暴露于所述第二集成电路裸片的所述表面上的所述至少一个接触焊盘电耦合至暴露于所述第一集成电路裸片的所述表面上的所述导电端子。

所述第一集成电路裸片具有形成于其上的屏蔽层，所述屏蔽层包含至少一个屏蔽结构，所述至少一个屏蔽结构被配置成用于遮蔽所述读出电路的光敏部分免受照射到所述第一集成电路裸片上的光的影响。

所述电子设备进一步包括形成于所述第二集成电路裸片内的至少一个附加存储电容器；所述至少一个附加存储电容器包括所述第二金属层上的第二绝缘层以及所述第二绝缘层上的第三金属层。

所述第一集成电路裸片具有形成于其中的屏蔽层，所述屏蔽层包含至少一个屏蔽结构，所述至少一个屏蔽结构被配置成用于遮蔽所述读出电路的光敏部分免受照射到所述第一集成电路裸片上的光的影响。

所述第一集成电路裸片的所述读出电路进一步包括模数转换器，所述模数转换器形成于所述第二集成电路裸片中并且被配置成用于将基于所述至少一个光电二极管生成的模拟像素值转换成数字像素值，所述模数转换器耦合至所述至少一个存储电容器。

所述第二集成电路裸片具有形成于其中的至少一个隔离区域，所述至少一个隔离区域围绕与其具有隔开关系的所述至少一个存储电容器。

所述至少一个光电二极管和所述读出电路耦合至第一参考电压；所述至少一个存储电容器耦合至第二参考电压。

所述第二参考电压具有与所述第一参考电压不同的值。

所述电子设备进一步包括所述第二集成电路裸片内的控制电路，所述控制电路被配置成用于将所述第二参考电压调整为所述至少一个光电二极管的指示缺少照射到其上的光的输出电压与存储于所述至少一个存储电容器两端的电压之差的一半。

所述电子设备进一步包括所述第二集成电路裸片内的监测电路，所述监测电路用于直接监测存储于所述至少一个存储电容器两端的所述电压以及用于向所述控制电路提供所监测的电压。

本文中还公开了一种电子设备，该电子设备包括第一集成电路裸片，该第一集成电路裸片具有形成于其中的至少一个光电二极管和用于该至少一个光电二极管的读出电路。第二集成电路裸片与该第一集成电路裸片以堆叠安排并且具有形成于其中的与该至少一个光电二极管相关联的至少一个存储电容器。在该第一集成电路裸片与该第二集成电路裸片之间形成了互连，该互连用于将该读出电路耦合至该至少一个存储电容器。

一种电子设备包括：第一集成电路裸片，所述第一集成电路裸片具有形成于其中的光电二极管和用于所述光电二极管的读出电路，其中，所述读出电路包括暴露于所述第一集成电路裸片的表面上的输出焊盘；第二集成电路裸片，所述第二集成电路裸片具有形成于其中的用于所述光电二极管的存储电容器结构以及用于对存储于所述存储电容器结构中的数据执行图像处理的数字电路，其中，所述存储电容器结构包括暴露于所述第二集成电路裸片的表面上的输入焊盘；其中，所述第一集成电路裸片和所述第二集成电路裸片采取面对面安排，从而使得所述第一集成电路裸片的所述输出焊盘面向所述第二集成电路裸片的所述输入焊盘；互连，所述互连将所述第一集成电路裸片的所述输出焊盘耦合至所述第二集成电路裸片的所述输入焊盘。

所述第一集成电路裸片缺少数字电路，所述第二集成电路裸片缺少模拟电路。

所述存储电容器结构形成于所述第二集成电路裸片的第一层内；所述数字电路形成于所述第二集成电路裸片的第二层内；所述第二集成电路裸片的所述第一层和所述第二层以堆叠安排在所述第二集成电路裸片内被竖直地分隔开。

所述存储电容器结构中的每个存储电容器结构包括以堆叠安排的第一金属层、在所述第一金属层上的绝缘体层、以及在所述绝缘体层上的第二金属层。

所述第一金属层的一部分暴露于所述第二集成电路裸片的表面上作为所述输入焊盘。

所述存储电容器结构包括将所述第一金属层耦合至所述输入焊盘的通孔。

所述电子设备进一步包括形成于所述第二集成电路裸片内的至少一个附加存储电容器；所述至少一个附加存储电容器包括所述第二金属层上的第二绝缘层以及所述第二绝缘层上的第三金属层。

所述第一集成电路裸片具有形成于其上的屏蔽层，所述屏蔽层包含至少一个屏蔽结构，所述至少一个屏蔽结构被配置成用于遮蔽所述读出电路的光敏部分免受照射到所述第一集成电路裸片上的光的影响。

所述第一集成电路裸片具有形成于其中的屏蔽层，所述屏蔽层包含至少一个屏蔽结构，所述至少一个屏蔽结构被配置成用于遮蔽所述读出电路的光敏部分免受照射到所述第一集成电路裸片上的光的影响。

根据本实用新型的实施例的电子设备能够减小给定像素大小的区域。

附图说明

图1A是根据本公开的十晶体管像素架构电路的电路图，其中，电路的模拟部分处于第一集成电路裸片(IC)上并且电路的数字部分处于第二集成电路裸片(IC)上。

图1B是图1A中所示出的电路的时序图。

图2是根据本公开的与图1的十晶体管像素架构电路类似但是具有MIM存储电容器而不是MOS存储电容器的十晶体管像素架构电路的电路图。

图3是根据本公开的与图2的十晶体管像素架构电路类似但是具有每像素四个存储电容器而不是两个存储电容器的十晶体管像素架构电路的电路图。

图4A是与图3的十晶体管像素架构电路类似的但是具有耦合至存储电容器的极板的可调整参考电压的十晶体管像素架构电路的电路图，针对参考电压的监测电路在数字IC上。

图4B是与图3的十晶体管像素架构电路类似的但是具有耦合至存储电容器的极板的可调整参考电压的十晶体管像素架构电路的电路图，针对参考电压的监测电路在模拟IC上。

图5A是图1A、图2、图3或图4的两个电容器的横截面视图，其中，电容器的第一极板暴露于数字IC的表面上，开关晶体管的源极暴露于模拟IC的表面上，并且导电凸块将数字IC耦合至模拟IC。

图5B是图1A、图2、图3或图4的两个电容器的横截面视图，该横截面视图类似于图5A中的横截面视图，但是其中，导电焊盘暴露于数字IC的表面上并且通孔将导电焊盘耦合至电容器的第一极板。

图6A是图1A、图2、图3或图4的两个电容器的横截面视图，该横截面视图类似于图5A中的横截面视图，但是其中，形成于模拟 IC的表面上的遮光板遮蔽晶体管的一部分。

图6B是图1A、图2、图3或图4的两个电容器的横截面视图，该横截面视图类似于图5B中的横截面视图，但是其中，形成于模拟IC的表面上的遮光板遮蔽晶体管的一部分。

图7A是图1A、图2、图3或图4的两个电容器的横截面视图，该横截面视图类似于图6A中的横截面视图，但是其中，遮光板形成于模拟IC内。

图7B是图1A、图2、图3或图4的两个电容器的横截面视图，该横截面视图类似于图6B中的横截面视图，但是其中，遮光板形成于模拟IC内。

图8A是类似于图7A的横截面视图的横截面视图，但是其中，示出了四个电容器，并且其中，这四个电容器形成于两个电容器堆叠中。

图8B是类似于图7B的横截面视图的横截面视图，但是其中，示出了四个电容器，并且其中，这四个电容器形成于两个电容器堆叠中。

图9A示出了用于图1A、图2、图3或图4的数字IC上的可能电容器布局的顶视平面图，其中，隔离区域围绕电容器。

图9B示出了用于图1A、图2、图3或图4的数字IC上的可能电容器布局的顶视平面图，该顶视平面图类似于图9A的顶视平面图，但是不具有围绕电容器的隔离区域。

图9C示出了用于图1A、图2、图3或图4的数字IC上的不同电容器布局的顶视平面图。

具体实施方式

以下将描述本公开的一个或多个实施例。这些所描述的实施例仅是目前公开的技术的示例。此外，为了提供简洁的描述，本说明书中可能没有描述实际实施方式的所有特征。应当理解的是，在开发所有这种实际实施方式时(比如，在任何工程或者设计项目中那样)，可以做出众多实施方式特有的决定以便实现开发者的特定目标，比如，可以因实施方式而异以符合系统相关和业务相关的约束。此外，应当理解的是，这种开发工作可能是复杂且耗时的，但是对于想要从本公开获益的本领域的技术人员而言，将是设计、生产、以及制造中的例行任务。

本公开涉及利用全局快门的图像传感器的电池的布局和结构，其中，电路的数字部分和模拟部分在单独IC上，就性能和空间节约两者而言提供多种益处。这将在下文详细描述，但是首先将描述在这种布局中使用的可能像素架构。然而，应当指出的是，可以在这种布局中使用适合于与全局快门一起使用的任何像素。事实上，在一些情况下，适合于卷帘快门的像素还可以与这种布局一起使用。

参照图1A和图2，现在将描述像素架构10。这是具有两条输出位线的十晶体管像素。电路10包括多个晶体管M1至M11，以下将更详细地陈述其功能。应当注意的是，虽然电容器C1和C2在图1A 中被示出为被配置成用于充当电容器的MOS晶体管，但是其还可以是金属-绝缘体-金属电容器。该电路还包括两条输出位线12和14、光电二极管16以及浮动扩散电容器18。该电路包括输入线路和输出线路(VDD、VRT、TG、VBIAS、READ1、SAMPLE1、SAMPLE2 和RESET)。

M1是源极跟随器，其中，M1的源极上的电压跟随M1的栅极上的电压。M2用于对浮动扩散电容器18进行复位，并且如果TG为高，如果同时断言RST，则光电二极管16也被复位。M3是读取晶体管并且在需要来自相应行的信号时被启用。M3在访问传感器中另一行时被禁用。

M4是用于在像素复位期间将电荷从VRT传递至光电二极管并且在像素读出期间将电荷从光电二极管传递至浮动扩散节点的传输门晶体管。M5是M1的有效负载以帮助确保其正确操作。为了节省电力，可能在像素并未被读出时将VBIAS拉低以使得M1不被使用。晶体管M6被用作开关并且在被启用时允许M1的源极处的电压存储在电容器C1上。如所陈述的，虽然C1可以是金属-金属电容器(如图2中所示出的)，但是由于该电容器存储电压而不是电荷并且被源极跟随器晶体管(M7)跟随，所以其无需是线性的并且因此MOS晶体管的栅极可以用作该电容器(如图1A中所示出的)。M7是针对存储节点C1上的电压的源极跟随器。

M9提供与M6相同的功能，但是用于第二存储位置。M10提供与M7相同的功能，但是用于第二存储位置。M11提供与M3相同的功能，但是用于第二存储位置。C2可以是金属-金属电容器(如图2 中所示出的)或者金属-金属电容器(如图1A中所示出的)并且提供与C1相同的功能，但是用于第二存储位置。

在现有技术中，存在包括两个电容器或存储设备的架构。对向电容器存储或从其读出的控制并不使得两个单独图像能够被单独处理。此外，在存储和读取时，由于电荷共享等而存在从第一存储设备对第二存储设备的影响(并且反之亦然)。

电路10通过独立地向每个存储元件进行写入并从其进行读取而克服了这些问题。两个存储元件C1和C2分别在第一和第二时间被写入，这些时间对应于所捕捉的连续帧。

如所示出的，电容器C1和C2形成于数字集成电路(IC)2内，电路10的其余部分形成于模拟集成电路(IC)1内。如所示出的，模拟IC 1和数字IC 2经由导电凸块3、4而被耦合。模拟IC 1和数字 IC 2被形成为单独的不同的IC。模拟IC 1不包含用于采样和保持目的的存储电容器C1、C2，并且数字IC 2不包含被配置成用于执行像素的模拟功能的晶体管。数字IC 2可以包含(并且在一些应用中，不包含)被安排到逻辑栅极中并且被配置成用于执行逻辑功能的晶体管。而且，在一些应用中，数字IC 2可以包含被安排到模数转换器中的晶体管，该模数转换器被配置成用于将存储在电容器1、2中的值转换成数字格式。应当理解的是，示出于模拟IC 1上的任何晶体管，以及执行同等功能的任何结构并不整合在数字IC 2之上或之中。同样地，示出于数字IC 2上的任何采样保持电容器或逻辑电路，以及执行同等功能的任何结构并不整合在模拟IC 1之上或之内。

如图2中所示出的，模数转换器(ADC)87可以整合到数字IC 2 中，并且用于从存储电容器C1、C2接收表示图像数据的电压。ADC 将这些电压转换到数字域中，并且向逻辑电路88传送数字值以供处理。

在图1B中可以看到对电路10的操作。此序列捕获两个图像并且然后读出这些图像。这两个图像可以是具有环境照明和LED照明的一个图像以及具有环境照明的一个图像，或者可以是两个连续图像。

第一操作是对光电二极管进行复位。通过在RESET为高时对TG (传输门)施以高脉冲来实现这一点。然后，该系统等待适当时间段 (被不同地称作曝光时间、积分时间或快门时间)并且然后对光电二极管上的信号进行采样并存储对应于信号强度的电压。首先通过在TG为低的情况下对RESET施以脉冲来复位图1中的浮动扩散节点 18从而实现这一点。通过对TG施以脉冲来将来自光电二极管的光生电荷传递至浮动扩散节点18，并且此电荷通过浮动扩散电容器18的电容被转换成电压。该电压被源极跟随器M1缓存。通过对SAMPLE1 施以高脉冲来启用开关晶体管M6从而将该信号存储在第一采样电容器(C1)上。

在此时间点，来自第一帧的信号已经被存储并且光电二极管再次被复位。然后，除了此时通过使用高逻辑电平脉冲SAMPLE2来启用开关二极管M9从而将信号存储在第二采样电容器(C2)上以外，该系统等待适当时间段和第二帧并且然后以类似方式读出光生电荷。

现在已经独立获取了两个图像并且将其存储在阵列中的所有像素之中。然后，可以独立读出两个图像中的每一个图像并且可选地将其转换成数字信号。通常，这是通过顺序地对该阵列的每一行的 READ信号施以高脉冲而逐行完成的。

如本领域的技术人员将理解的，如以上所述，具有采样/保持电容器的全局快门像素可以以两种GS模式(即，相关设备采样(CDS) 和高动态范围(HDR))进行操作。

在CDS模式下，一个电容器用于对复位电压进行采样(优选地，仅在将信号从针脚型光电二极管PD传递至感测节点之前)，而第二电容器用于对信号电压进行采样(在对复位电压进行采样和存储之后不久，该信号被传递至感测节点)。这两个信号两者都包含相同量的“kTC”(热)噪声，并且因此，通过减掉这两个信号，kTC噪声将被消除。kTC噪声可以在数学上被表示为：

如所示出的，在图2的10T像素中存在三个电容器，例如，即， Cfd(感测节点电容器)、C1(第一采样保持电容器)和C2(第二采样保持电容器)。

因此，C1上的噪声将是感测节点的kTC噪声之和，并且C1和 C2将是感测节点和C2上的kTC噪声之和。因此，kTC噪声和被计算为：

因此，减掉这两个信号将抵消感测节点上的kTC噪声，但是将添加采样/保持信号上的kTC噪声。

在HDR模式下，有可能将像素暴露于光中两次(持续不同曝光时间)并存储两个不同曝光。这可以在数学上被表示为：

V_摆幅电压是感测节点上来自复位电压的变化，其中，V_kTC噪声1和 V_kTC噪声2是以上所示出的噪声。然而，因为感测节点在每次曝光之间被复位，所以感测节点上的噪声不同，并且对复位噪声的单独采样用于每种情况。为了实施这一点，将4个S/H电容器用于每个像素。

因此，将本实用新型修改成具有四个采样/保持电容器是可能的并且在一些情况下是令人期望的。然后，这四个电容器可以用于存储两个图像值和两个复位值，从而使得可以在所获取的图像中的每个图像上执行CDS。

图3中示出了电路10包括数字晶圆2上的四个采样/保持电容器 C1至C4的实施例。晶体管M11至M13以及M14至M16像晶体管 M6、M7、M3以及晶体管M8至M10一样起作用。

还存在四条独立的位线VX0A至VX0D以及用于经由晶体管M3、 M10、M13和M16来启用这些位线的单条READ1线路。然而，有可能通过具有额外的READ2线路而具有两条位线，从而使得具有共同位线的输出读取晶体管(即，M3、M10、M13和M16)具有单独的读取信号。例如，虽然晶体管M3和M13可以共享位线VX0A，但是晶体管M3的栅极连接至READ1，并且晶体管M13的栅极连接至 READ2；类似地，晶体管M10和M16可以共享共同的位线VX0B， M10的栅极连接至READ1并且M16的栅极连接至READ2。

两个额外的S/H电容器C3和C4可以与现有S/H电容器C1和 C2共平面，或者如以下将解释的，通过将额外的绝缘体层和金属层添加到它们的构造中，可以处于单独的平面上但与C1和C2水平地对准。

图4A中示出了联结到电容器C1至C4的参考电压VSHBOT可以被调整以便减小极板两端的电压的实施例。随着电压减小，切合实际的是，减小电容器的电介质的厚度而不增大电场强度，该电场强度将以其他方式引起对绝缘的击穿和损坏。减小此厚度增大了S/H电容器的电容并且进一步改善了像素性能。

参考电压VSHBOT可以处于预定电压，或者可以在传感器操作期间被调整为最佳设置，例如，在光电二极管16的黑电压与存储于电容器C1至C4上的图像电压之间的一半。这可以通过监测成像像素的类似构造的复制电路元件来实现，但是不在读出期间使用。可替代地，如图4A中所示出的监测电路7处于数字IC 2上以及如图4B 中所示出的监测电路7处于模拟IC 1上，可以通过对从像素阵列中读出的电压进行连续监测以及对此电压进行优化来确定VSHBOT。在监测电路7处于模拟IC 1上的情况下，附加导电凸块8用于传递来自监测电路的信号以便对VSHBOT进行控制。监测电路7可以用于将所监测的电压转换成数字域，以及基于所转换的数字电压来控制VSHOT。

初始地参照图5A，现在将描述电路10的可能布局。如所解释的，电路10a具有被具体化在成像晶圆或IC 1中的模拟部分和被具体化在数字晶圆或IC 2中的数字部分。如所示出的，成像晶圆1将晶体管 M6、M8、M11、M14之一展示为包括p型衬底99、形成于衬底99 中的源极72区域和漏极73区域、以及形成于衬底99中的栅极区域 71。栅极氧化物74形成于栅极区域71之上，多晶硅层75形成于栅极氧化物74上。成像晶圆1内的触点70将源极72区域和漏极73区域电耦合至第一金属喷镀69，这些第一金属喷镀进而通过通孔68电耦合至第二金属喷镀67。为了简洁性而未示出用于将第二金属喷镀 67电耦合至顶部金属喷镀层66的其他通孔和金属喷镀。如在此示例中示出的，顶部金属喷镀层66暴露于成像晶圆1的表面上。

如所陈述的，电路10具有形成于数字晶圆2中的数字部分。更详细地，如所示出的，采样和保持电容器C1和C2包括夹在第一导电板62与第二导电板60之间的绝缘体61。

以与电容器C1和C2竖直间隔开的方式形成了晶体管50，该晶体管形成数字晶圆中的数字逻辑电路的一部分。晶体管50包括衬底 98，N阱51形成于其中。在N阱51内形成了源极区域52、漏极区域54和栅极区域53。栅极氧化物55形成于栅极区域53与漏极区域 54之间，并且多晶硅层63形成于栅极氧化物55上。数字晶圆2内的触点56将源极52区域电耦合至第一金属喷镀57，这些第一金属喷镀进而通过通孔58电耦合至第二金属喷镀59。为了简洁性，没有示出用于与用于形成数字晶圆2的数字逻辑电路的其他晶体管互连的其他通孔和金属喷镀。

数字晶圆2和成像晶圆1具有通过导电凸块3而彼此耦合的其对应第一电容器极板62和金属喷镀66。

如图5B中所示出的，附加金属喷镀65可以暴露于数字晶圆2的表面上，并且通孔64将第一电容器极板62耦合至附加金属喷镀65，而不是第一电容器极板62直接暴露于数字晶圆2的表面上。

关于晶体管50所属的数字晶圆2中的数字逻辑电路，该数字逻辑电路可以负责处理所获取的图像、曝光控制、合并两个高动态范围图像、以数字格式存储图像、与另一个设备的通信、或者任何其他适当功能。电容器C1和C2与由上方或下方的数字逻辑电路消耗的区域之间可能不存在直接对应关系或1:1物理关系。

因为晶体管50和其他数字逻辑电路未连接至电路10的模拟电压，所以可以采用使用比成像晶圆所使用的晶体管小得多的晶体管 (这些晶体管具有低击穿电压)的工艺技术来实施该电路。这可以提供极好的数字栅极密度并允许在数字晶圆2上执行复杂的图像处理，比如，图像压缩、3D重构(例如，如果结构光用于深度映射)、HDR 合并、帧存储、人脸检测、虹膜检测、指纹检测、人脸识别、人脸识别、姿势检测、静脉检测、皮肤污点检测或者甚至与图像不相关的处理(比如，语音识别、语音合成、无线通信、可见光通信、信号滤波、数据融合、系统控制)以及其他图像处理技术。

以上布局的一个可能缺点是成像晶圆1上的电路10可能是光敏的，这可能导致性能降级和可能的错误。图6A和图6B中示出了避免这种缺点的一种方式，其中，由适当材料形成的遮光板80形成于成像晶圆1的在源极区域72和漏极区域73上方的表面上。此光是在衬底99的背面上接收的背侧照明。

因为部分光生电荷可能在衬底99中漫射或漂移到源极区域72和漏极区域73上，所以在一些应用中，如图7A和图7B中所示出的，期望遮光板80反而形成掩埋于衬底99内。

当针对开关晶体管M6、M11、M14、M9和M8而实施时，以上所描述的各种遮光板80特别有用。在一些应用中，各种其他晶体管不具有所存在的遮光板80，但是开关晶体管M6、M11、M14、M9 和M8中的至少一个开关晶体管具有存在的遮光板80。

如图3和图4A-4B中所示出的以及如以上所描述的，可以存在四个采样和保持电容器C1至C4。这可以在如图8A-8B中所示出的一些应用中实现，其中，附加绝缘体层91堆叠于金属喷镀60上并且附加金属喷镀90堆叠于附加绝缘体层91上。如所示出的，这由于电容器 C1至C4的竖直堆叠以及由于电容器C1、C3和C2、C4共享金属喷镀60而提供了有效空间节约。

现在参照图9A描述数字晶圆2的至少一部分的一个可能顶视平面布局。这种采样实施方式针对被称为00、01、10和11的四个像素。例如，对于像素00，每像素存在被标记为C1P00和C2P00的两个电容器。电容器C1P00、C2P00、C1P01、C2P01、C1P10、C2P10、C1P11 和C2P11被绝缘保护环90环绕，该保护环可以被实施为深沟槽或电容式深沟槽。保护环90可以与电容器C1P00、C2P00、C1P01、C2P01、 C1P10、C2P10、C1P11和C2P11的第二极板连接至相同的地电位，比如，VSHBOT。保护环90用于帮助防止电容器C1P00、C2P00、 C1P01、C2P01、C1P10、C2P10、C1P11与C2P11之间的串扰。

虽然有益，但是添加保护环90消耗额外表面区域，并且因此减小电容器的大小或者增大所利用的表面区域。因此，如图9B中所示出的，在一些情况下，可以不形成保护环90。

图9C中示出了另一个应用，其中，C2P00与C2P10和C2P01相邻并且具有与C1电容器C1P00而不是如图9B中所示出的C1P00和 C1P10两者相邻的唯一侧面。因为在实施全局快门安排的情况下，C2 电容器通常被同时驱动，所以将C1电容器组到一起以及将C2电容器组到一起是有益的，并且因此在C2P00与C2P01之间存在相同电容时，由于它们被同时驱动而减小了作用。这也适用于C1电容器。

应当理解的是，现有教导绝不限于所示出的特定晶体管结构和电容器结构，并且本公开设想了任何和所有类型的晶体管结构和电容器结构。

虽然已经相对于有限数量的实施例描述了本公开，但是受益于本公开的本领域的技术人员将理解的是，可以设想不偏离本文中所公开的本公开的范围的其他实施例。因此，本公开的范围应当仅受限于所附权利要求书。