成像元件、控制方法和成像装置与流程

技术领域

本公开涉及图像拾取器件、控制方法和图像拾取装置，具体地说涉及可以实现更多的各种数据输出的图像拾取器件、控制方法和图像拾取装置。

背景技术：

传统上，存在图像拾取器件，例如CMOS(互补金属氧化物半导体)图像传感器，其中多个A/D转换器(ADC(模数转换器))连接到每列的像素所连接到的每条输出线，并且通过使用多个ADC来实现高速数据读取(例如，参见专利文件1)。

而且，存在一种图像拾取器件，其中，在每条输出线上安装了多个比较器和计数器，将D/A转换器(DAC(数模转换器))的电压移位任意值，并且以高速来读取高比特精度的信号(例如，参见专利文件2)。

而且，存在一种图像拾取器件，其中通过对于读出的信号执行两次A/D转换来减少噪声和改善动态范围(例如，参见专利文件3和专利文件4)。

引用列表

专利文件

专利文件1：JP 2005-347932 A

专利文件2：JP 2010-252140 A

专利文件3：JP 2009-296423 A

专利文件4：JP 2008-012482 A

技术实现要素：

本发明要解决的问题

然而，在专利文件1中所述的方法的情况下，仅高速读取是可能的，并且难以例如扩展动态范围、降低噪声和开发高的功能。

而且，在专利文件2中所述的方法的情况下，虽然提供了多个ADC，但是ADC的配置仅用于改善分辨率，并且难以例如降低噪声和功耗。

而且，在专利文件3和专利文件4中所述的方法的情况下，处理时间增加，并且难以执行高速读取。

近些年来，随着信息处理技术改进，图像处理和图像拾取装置的功能越来越增多和增强。因此，从图像拾取器件输出的图像数据所需的输出格式被进一步多样化，然而，在传统方法中，如上所述，难以处理各种数据输出格式。

鉴于上面的情况而作出了本公开，并且本公开的目的是实现能够用于更多的各种用途的更多的各种数据输出。

对于问题的解决方案

本公开的一方面是一种图像拾取器件，包括：选择单元，其选择输出每个像素的像素信号的A/D转换器的数量；以及，控制单元，其控制所述选择单元，并且使得所述选择单元根据请求来选择所述A/D转换器的数量。

所述图像拾取器件进一步包括对于像素阵列的每列的多个A/D转换器，并且所述选择单元可以从与所述列对应的所述多个A/D转换器中选择所述像素信号的输出目的地。

所述控制单元可以控制所述选择单元，以便将所述列的每个像素连接到所述多个A/D转换器。

所述控制单元可以将所述列的所述像素划分到多个路径内，并且控制所述选择单元以便将每个路径的像素连接到与连接到其他路径的像素的A/D转换器不同的A/D转换器。

所述控制单元可以执行控制，使得以对于每个路径不同的速率从每个像素读取像素信号。

所述控制单元可以控制所述A/D转换器，并且将每个A/D转换器的设置设置为对于每个路径彼此不同的设置值。

所述控制单元可以将所述A/D转换器的模拟增益设置设置为对于每个路径彼此不同的值。

所述控制单元可以将所述A/D转换器的分辨率设置设置为对于每个路径彼此不同的值。

所述控制单元可以将所述A/D转换器的采样定时设置为对于每个路径彼此不同的值。

所述控制单元可以控制所述A/D转换器，使得加法地平均和输出在彼此不同的定时处被采样并且处理的每个路径的所述A/D转换器的输出。

所述控制单元可以控制所述选择单元，使得停止所述A/D转换器中的一些并且将所述列的像素连接到剩余的A/D转换器。

所述控制单元可以进一步停止与所述停止的A/D转换器对应的恒流电路。

所述图像拾取器件可以具有层叠结构，其中层叠多个芯片。

所述图像拾取器件可以包括：像素芯片，其中形成从其读取所述像素信号的像素阵列；以及，外围电路芯片，其中形成外围电路、所述控制单元、所述选择单元和所述A/D转换器。

所述外围电路芯片的布线层的数量可以大于所述像素芯片的布线层的数量。

本公开的另一个方面是一种控制方法，其中，接收单元接收请求，并且控制单元以根据所接收的请求的模式来选择输出每个像素的像素信号的A/D转换器的数量。

本公开的另一个方面是一种图像拾取装置，包括：像素阵列，其中在每个像素处光电转换入射光；选择单元，其选择输出所述像素阵列中的每个像素的像素信号的A/D转换器的数量；以及，控制单元，其控制所述选择单元，并且使得所述选择单元根据请求来选择所述A/D转换器的所述数量。

在本公开的一方面中，根据请求来选择输出每个像素的像素信号的A/D转换器的数量。

在本公开的另一个方面中，接收请求，并且根据所述接收的请求以一模式来选择输出每个像素的像素信号的A/D转换器的数量。

在本公开的另一个方面中，在每个像素处光电转换入射光，并且根据请求来选择输出每个像素的像素信号的A/D转换器的数量。

本公开的另一个方面是一种成像器件，包括：

第一基底，包括像素阵列，所述像素阵列包括以行和列布置的多个像素；

第二基底，包括第一多个模拟到数字A/D转换器，以及第二多个模拟到数字A/D转换器；

沿着像素阵列的第一侧布置的第一多个通孔；

沿着像素阵列的第二侧布置的第二多个通孔；

其中所述第一多个通孔耦合到所述第一多个A/D转换器，并且所述第二多个通孔耦合到所述第二多个A/D转换器。

本发明的效果

根据本公开，可能拾取对象的图像。具体地说，有可能实现更多的各种数据输出。

附图说明

图1是示出本技术被应用到的图像传感器的主要配置示例的框图。

图2是示出本技术被应用到的图像传感器的另一种配置示例的框图。

图3是用于说明根据模式的选择单元控制的状态的示例的图。

图4是用于说明在多个帧速下的输出的状态的示例的图。

图5是用于说明多采样的状态的示例的图。

图6是用于说明控制处理的流程的示例的流程图。

图7是用于说明层叠芯片结构的示例的图。

图8是示出本技术被应用到的图像拾取装置的主要配置示例的框图。

图9是示出计算机的主要配置示例的框图。

具体实施方式

下面是用于执行本技术的模式(以下称为实施例)的说明。将以下面的顺序来作出说明。

1.第一实施例(图像传感器)

2.第二实施例(图像拾取装置)

3.第三实施例(计算机)

<1.第一实施例>

[图像传感器]

图1是本技术被应用到的图像传感器的部分配置示例的框图。在图1中所示的图像传感器100是图像拾取器件，诸如CMOS(互补金属氧化物半导体)图像传感器和CCD(电荷耦合器件)图像传感器，该图像拾取器件拾取对象的图像，并且获得所拾取的图像的数字数据。

如图1中所示，图像传感器100包括控制单元101、像素阵列单元111、选择单元112、A/D转换器(ADC(模数转换器))113和恒流电路单元114。

控制单元101控制图像传感器100的每个单元，并且使得该单元执行与图像数据(像素信号)的读取等相关的处理。

像素阵列单元111是像素区域，其中，以矩阵(阵列)形式布置具有诸如光电二极管的光电转换元件的像素。像素阵列单元111被控制单元101控制，在每个像素处接收对象的光，将入射光光电转换以累积电荷，并且在预定定时将在每个像素中累积的电荷输出为像素信号。

像素121和像素122指示在像素阵列单元111中布置的像素组中彼此垂直相邻的两个像素。像素121和像素122是在同一列中在连续行中的像素。在图1中的示例的情况下，如像素121和像素122所示，在每个像素的电路中使用光电转换元件和四个晶体管。每个像素的配置是选用的，使得有可能使用除了在图1中所示的示例之外的配置。

在公共的像素阵列中，对于每列提供了像素信号的输出线。在像素阵列单元111的情况下，对于每列提供了两条(双路径)输出线。在一列中的像素的电路交替地连接到每隔一行的两条输出线。例如，在从顶起奇数编号的行中的像素的电路连接到一条输出线，并且在偶数编号的行中的像素的电路连接到另一条输出线。在图1中的示例的情况下，像素121的电路连接到第一输出线(VSL1)，并且像素122的电路连接到第二输出线(VSL2)。

在图1中，为了描述方便，仅示出用于一列的输出线。然而，实际上，以相同的方式来向每列提供两条输出线。在列中的像素的电路交替地连接每隔一行的每条输出线。

选择单元112具有开关，该开关将像素阵列单元111的每条输出线连接到ADC 113的输入。选择单元112被控制单元101控制，并且控制在像素阵列单元111和ADC 113之间的连接。总之，从像素阵列单元111读取的像素信号通过选择单元112被供应到ADC 113。

选择单元112包括开关131、开关132和开关133。开关131(选择开关)控制与同一列对应的两条输出线的连接。例如，当开关131变为导通状态时，第一输出线(VSL1)和第二输出线(VSL2)连接，并且当开关131变为关断状态时，第一输出线(VSL1)和第二输出线(VSL2)断开。

虽然下面描述了细节，但是在图像传感器100中，向每条输出线(列ADC)提供一个ADC。因此，如果开关132和133两者在接通状态中，则当开关131变为导通状态时，连接同一列的两条输出线，使得一个像素的电路连接到两个ADC。另一方面，当开关131变为关断状态时，断开同一列的两条输出线，使得一个像素的电路连接到一个ADC。换句话说，开关131选择作为一个像素的信号的输出目的地的ADC(列ADC)的数量。

虽然下面描述了细节，但是开关131控制作为像素信号的输出目的地的ADC的数量，使得图像传感器100可以根据ADC的数量来输出各种像素信号。换句话说，图像传感器100可以实现更多的各种数据输出。

开关132控制在与像素121对应的第一输出线(VSL1)和与该输出线对应的ADC之间的连接。当开关132变为导通状态时，第一输出线连接到对应的ADC的比较器的一个输入。当该开关变为关断状态时，这些断开。

开关133控制在对应于像素122的第二输出线(VSL2)和对应于该输出线的ADC之间的连接。当开关133变为导通状态时，第二输出线连接到对应的ADC的比较器的一个输入。当该开关变为关断状态时，断开这些。

选择单元112可以根据控制单元101的控制，通过改变开关131和开关133的状态来控制作为一个像素的信号的输出目的地的ADC(列ADC)的数量。

有可能省略开关132和/或开关133(它们的任何一个或两者)，并且总是连接每条输出线和对应于该输出线的ADC。然而，当可以通过这些开关来控制这些连接/断开时，有可能具有作为一个像素的信号的输出目的地的ADC(列ADC)的数量的宽选择范围。换句话说，图像传感器100可以通过提供这些开关来输出更多的各种像素信号。

在图1中，仅示出用于一列的输出线的配置。然而，实际上，选择单元112对于每列具有与在图1中所示者相同的配置(开关131至133)。换句话说，选择单元112根据用于每列的控制单元101的控制执行与如上所述者相同的连接控制。

ADC 113A/D转换通过输出线从像素阵列单元111供应的像素信号，并且将像素信号输出为数字数据。ADC 113具有用于来自像素阵列单元111的每条输出线的ADC(列ADC)。换句话说，ADC 113具有多个列ADC。对应于一条输出线的列ADC是包括比较器、D/A转换器(DAC)和计数器的单斜率ADC。

比较器将DAC输出和像素信号的信号值作比较。计数器递增计数值(数字值)，直到像素信号和DAC输出变得相等。当DAC输出达到该信号值时，比较器停止计数器。其后，通过计数器1和2数字化的信号被从DATA1和DATA2输出到图像传感器100的外部。

计数器在输出用于下一个A/D转换的数据后将计数之后返回到初始值(例如，0)。

ADC 113具有用于每列的双路径列ADC。例如，对于第一输出线(VSL1)提供比较器141(COMP1)、DAC 142(DAC1)和计数器143(计数器1)，并且对于第二输出线(VSL2)提供比较器151(COMP2)、DAC 152(DAC2)和计数器153(计数器2)。虽然在附图中未示出，但是ADC 113对于其他列的输出线具有相同的配置。

然而，可以在这些配置中共享DAC。对于每个路径共享DAC。换句话说，共享每列的相同路径的DAC。在图1中的示例的情况下，对应于每列的第一输出线(VSL1)的DAC被共享为DAC 142，并且对应于每列的第二输出线(VSL2)的DAC被共享为DAC 152。对于输出线的每个路径提供比较器和计数器。

恒流电路单元114是恒流电路，其连接到每条输出线，并且通过被控制单元101控制而被驱动。恒流电路单元114的电路例如由MOS(金属氧化物半导体)晶体管形成。虽然该电路的配置是选用的，在图1中，为了描述方便，对于第一输出线(VSL1)提供MOS晶体管161(LOAD1)，并且对于第二输出线(VSL2)提供MOS晶体管162(LOAD2)。

控制单元101通过从诸如用户的外部接收请求来选择读取模式，控制选择单元112，并且控制输出线的连接。而且，控制单元101根据所选择的读取模式来控制列ADC的驱动。而且，控制单元101控制除了列ADC的驱动之外根据需要控制恒流电路单元114的驱动和像素阵列单元111的驱动，诸如例如读取的速率和定时。

换句话说，控制单元101可以不仅使得选择单元112而且使得除了选择单元112之外的每个单元在更多的各种模式中运行。因此，图像传感器100可以输出更多的各种像素信号。

[图像传感器的其他示例]

在图1中所示的每个单元的单元数量是选用的，除非它不足。例如，可以对于每列提供输出线的三个或更多的路径。例如，如图2中的A中所示，可以对于像素阵列单元111的每列提供输出线的四个路径。

在图2的A中，在像素阵列单元111中的像素1至6指示在像素阵列单元111中形成的像素阵列中的同一列中的连续6个像素的电路。虽然每一个像素的电路配置是选用的，但是例如如图2的B中所示，可以使用利用四个晶体管的电路配置。

如图2中的A中所示，对于一列提供输出线的四个路径，并且像素电路连接到分别用于每四行的输出线的四个路径。换句话说，像素电路连接到用于每四行的输出线的相同路径。在图2的A中，像素1和5连接到第一输出线(VSL1)，像素2和6连接到第二输出线(VSL2)，像素3连接到第三输出线(VSL3)，并且，像素4连接到第四输出线(VSL4)。

以与图1中相同的方式，与输出线的每一个路径对应地提供列ADC。ADC 113-1至113-4的每个指示单斜率列ADC的一个路径，并且包括比较器、DAC和计数器。具体地说，一对ADC 113-1(AD1)和ADC 113-3(AD3)与一对ADC 113-2(AD2)和ADC 113-4(AD4)的每个对应于在图1中的ADC 113。

更具体地，ADC 113-1和ADC 113-2的每个对应于在图1中的比较器141、DAC 142和计数器143。而且，ADC 113-3和ADC 113-4的每个包括在图1中的比较器151、DAC 152和计数器153。然而，ADC 113-1、ADC 113-2、ADC 113-3和ADC 113-4可以共享该DAC。

在图2的A中的示例的情况下，对于每列提供选择单元112(选择单元112-1和选择单元112-2)的两个路径。

选择单元112-1通过下述方式来选择作为一个像素的信号的输出目的地的ADC(列ADC)的数量：控制是否将在每列的四条输出线中的第一输出线(VSL1)和第三输出线(VSL3)连接到ADC 113-1或ADC 113-3。以与在图1中相同的方式，选择单元112-1包括开关131-1(选择SW1)、开关132-1(ADSW1)和开关133-1(ADSW3)。

开关131-1控制在第一输出线和第三输出线之间的连接。当开关131-1变为导通状态时，连接第一输出线和第三输出线，并且当开关131-1变为关断状态时，断开第一输出线和第三输出线。开关132-1控制在第一输出线和ADC 113-1之间的连接。开关133-1控制在第三输出线和ADC 113-3之间的连接。

选择单元112-2控制是否将在每列的四条输出线中的第二输出线(VSL2)和第四输出线(VSL4)连接到ADC 113-2或ADC 113-4，使得选择单元112-2选择作为一个像素的信号的输出目的地并且第二输出线(VSL2)和第四输出线(VSL4)被输出到的ADC(列ADC)的数量。以与在图1中相同的方式，选择单元112-2包括开关131-2(选择SW2)、开关132-2(ADSW2)和开关133-2(ADSW4)。

开关131-2控制在第二输出线和第四输出线之间的连接。当开关131-2变为导通状态时，连接第二输出线和第四输出线，并且当开关131-2变为关断状态时，断开第二输出线和第四输出线。开关132-2控制在第二输出线和ADC 113-2之间的连接。开关132-2控制在第四输出线和ADC 113-4之间的连接。

在图2的A中的示例的情况下，对于每列提供恒流电路单元114(恒流电路单元114-1和恒流电路单元114-2)的两个路径。

恒流电路单元114-1是连接到第一输出线和第三输出线并且通过被控制单元101控制而被驱动的恒流电路。虽然恒流电路单元114-1的电路配置是选用的，但是在图2的A中，为了描述方便，对于第一输出线提供MOS晶体管161-1(LOAD1)，并且对于第三输出线提供MOS晶体管162-1(LOAD3)。

恒流电路单元114-2是连接到第二输出线和第四输出线并且通过被控制单元101控制而被驱动的恒流电路。虽然恒流电路单元114-2的电路配置是选用的，但是在图2的A中，为了描述方便，对于第二输出线提供MOS晶体管161-2(LOAD1)，并且对于第四输出线提供MOS晶体管162-2(LOAD4)。

在图2的A中，仅示出一列的配置。然而，实际上，对于每列提供输出线的相同的四个路径、两个选择单元112、四个列ADC和两个恒流电路单元114，并且执行相同的控制。

在上面的描述中，一个选择单元112控制在输出线和ADC之间的连接的两个路径。然而，它不限于此，并且一个选择单元112可以控制连接的三个或更多的路径。而且，当如在图2的A的示例中提供多个选择单元112时，由每个选择单元112控制的路径的数量可以相同或可以彼此不同。

[读取模式控制]

控制单元101根据所选择的读取模式来控制选择单元112的每个开关的打开/关断，如例如在图3中的表格中所示。

例如，模式1(MODE1)是实现高功能读取的模式，其中扩展输出数据的动态范围并且降低噪声。在模式1的情况下，控制单元101接通选择单元112-1和选择单元112-2的所有开关(开关131-1至133-1和开关131-2至133-2)。由此，向多个列ADC供应每个像素的像素值。换句话说，在模式1的情况下，可以通过多个列ADC来信号处理每个像素信号，使得图像传感器100可以实现如下所述的各种高级功能。

模式2(MODE2)是实现高速读取的模式。在模式2的情况下，控制单元101关断每个选择单元112的开关131(开关131-1和131-2)，并且接通其他开关(开关132-1和133-1与开关132-2和133-2)。由此，每个路径的输出线连接到彼此不同的列ADC。换句话说，在模式2的情况下，可以同时并行地读取4行的像素信号，使得图像传感器100可以实现高速读取。

模式3(MODE3)是实现低功耗的模式。在模式3的情况下，控制单元101关断每个选择单元112的开关133(开关133-1和133-2)，并且接通其他开关(开关131-1和132-1与开关131-2和132-2)。换句话说，停止与每个选择单元112对应的两个列ADC的一个列ADC的使用。即，通过共享的列ADC来处理两行的像素信号。由此，减小要操作的列ADC的数量，使得有可能以低功耗来实现读取。在该情况下，可以同时读取两行。

在模式3中，控制单元101可以控制恒流电路单元114(恒流电路单元114-1和恒流电路单元114-2)，并且使得其中停止了列ADC的路径的负载(MOS晶体管)被停止。在图3中的示例的情况下，关断开关133-1和开关133-2，使得停止MOS晶体管162-1(LOAD3)和MOS晶体管162-2(LOAD2)。通过如此进行，有可能实现进一步的低功耗。

[读取的高功能化]

接下来，将描述读取的高功能化。可以使用用于将读取功能化的任何方法，并且考虑各种方法。例如，考虑在多个帧速下的读取、增大动态范围和降低噪声。下面将描述该方法。

[读取多条信息]

在模式2(MODE2)的情况下，每个路径的输出线连接到彼此不同的列ADC。换句话说，从每条输出线输出的像素信号彼此独立地被信号处理。因此，可以彼此独立地设置与每个路径的输出线对应的像素的快门操作和读取操作等。结果，在模式2的情况下，可以并行地使用多个读取模式。

例如，可以彼此独立地设置读取每列的每个路径的像素的速率。例如，在图2的A的示例中，可以以第一速率(例如，30fps)来读取与四个路径中的两个路径的输出线对应的像素，并且可以以与第一速率不同的第二速率(例如，240fps)来读取与其他两个路径的输出线对应的像素。

例如，在诸如数字照相机的图像拾取装置中，存在预览模式，其中在拾取静止图像之前在外壳上设置的监控器上显示对象的图像(移动图像)。作为一般的操作，在预览模式中，当用户查看要拾取的图像的布局并且通过按下释放按钮来指令该相机拾取静止图像时，通过自动聚焦功能来调整聚焦位置，并且其后，拾取和记录静止图像。

在这样的处理中，在预览模式中显示的移动图像用于查看图像，使得期望帧速是较低的速率，诸如30fps，以便降低处理的负荷。另一方面，当执行自动聚焦处理时，期望更快地确定聚焦位置，以便改善从发出用户的指令时到当拾取静止图像时的响应性，使得期望帧速是较高的速率，诸如240fps。

因此，通常，以低速率来执行预览模式，并且当从用户发出拾取图像的指令时，帧速被转换到高速率，并且执行自动聚焦。然而，在该情况下，当转换帧速时，存在出现不必要的等待时间的风险。

因此，图像传感器100可以通过下述方式进一步改善从当发出用户的指令时到当拾取静止图像时的响应性：在模式2中同时地以多个帧速来读取图像。

在图4的A中示出读取的图像图。控制单元101控制像素阵列单元111，以30fps来读取像素1和像素2的像素信号(读取1/2)，并且以240fps来读取像素3和像素4的像素信号(读取3/4)。在模式2的情况下，像素1至4连接到彼此不同的列ADC。ADC 113-1至113-4的每个可以以它们本身的速率来处理所供应的像素信号。换句话说，图像传感器100可以以多个速率来实现数据输出。

更具体地，如图4的B中所示，通过减少读取像素信号的次数来实现低速率的读取。在图4的B中的示例的情况下，对于每八次读取以高速率(240fps)读取的像素信号，读取一次以低速率(30fps)读取的像素信号，并且对于每八次读取以高速率读取的像素信号，七次不读取以低速率(30fps)读取的像素信号。因此，在未读取以低速率读取的像素信号的同时，控制单元101可以通过控制ADC 113来停止对应的路径的列ADC(ADC 113-1和ADC 113-2)。由此，控制单元101可以以低得多的功耗来实现读取。

在以多个速率读取的情况下，必须对于每个速率划分像素。具体地说，不能以多个速率读取相同像素的像素信号，使得必须对于每个像素设置读取速率。换句话说，当以多个速率来读取图像时，以每个速率读取的图像的分辨率小于以单个速率读取的图像。例如，在如上所述的预览模式或自动聚焦中使用的图像的分辨率小于静止图像的分辨率。然而，通常，在预览描述和自动聚焦中不要求高分辨率图像，使得没有问题。

[多采样]

可以通过在模式1中彼此独立地使用输出的多个路径来减小在输出数据中的噪声。

在该情况下，控制单元101可以控制ADC 113的每个列ADC，将P相位和D相位的采样定时划分为如在图5中所示的实线201和虚线202所示的多个定时，并且获得每一个输出的相加平均。

例如，控制单元101控制每个列ADC，并且移位每个路径的列ADC的DAC波形，如图5中所示。每个路径的列ADC彼此独立地运行，使得可以容易实现这样的控制。通过如此进行，将采样的次数加倍，使得有可能通过输出通过两个采样获得的信号的相加平均而改善信噪比。换句话说，控制单元101可以减少输出数据的噪声。使用彼此独立的多个列ADC，使得控制单元101可以比通过单个ADC执行更快地实现在转换处理中的这样的噪声降低。

[宽动态范围功能]

可以通过在模式1中彼此独立地使用输出的多个路径来增大输出数据的动态范围。例如，控制单元101控制每个列ADC，并且彼此独立地设置每个路径的增益。通过如此进行，控制单元101可以增大输出数据的动态范围。使用彼此独立的多个列ADC，使得控制单元101可以比通过单个ADC执行者更快地实现在转换处理中的这样的宽动态范围。

如上所述，控制单元101可以通过控制每个单元来使用更多的各种方法实现输出数据的高功能。换句话说，图像传感器100可以实现更多的各种数据输出。

控制单元101可以通过在模式1中使用彼此独立的输出的多个路径来彼此独立地设置每个路径的列ADC的分辨率(位的数量)。而且，控制单元101可以同时执行多个上述的高功能化操作。而且，控制单元101可以执行除了如上所述的那些之外的高功能化操作。

[控制处理的流程]

将参考图6中的流程图来描述由控制单元101执行的控制处理的流程的示例。

当开始控制处理时，控制单元101在步骤S101中从外部接收请求。在步骤S102中，控制单元101确定与所接收的请求对应的模式。

在步骤S103中，控制单元101通过控制选择单元112来设置作为一个像素的电路的像素信号的输出目的地的ADC的数量。例如，控制单元101根据如在图3的表格中所示的模式来执行选择单元112的每个开关的通/断控制。

在步骤S104中，控制单元101通过控制ADC 113来控制每个列ADC的设置。

在步骤S105中，控制单元101通过控制像素阵列单元111、选择单元112、ADC 113和恒流电路单元114，根据模式和诸如高功能化的处理来控制每个单元的驱动。

当已经读取像素信号时，控制单元101结束控制处理。

通过以这种方式执行处理，控制单元101可以实现能够用于更多的各种用途的更多的各种数据输出。

[层叠]

如上所述，当对于每列提供多个ADC时，例如，在图7的A中所示的配置中，存在下述风险：芯片大小增大，并且成本增大。因此，如图7的B中所示，芯片可以具有层叠结构。

在图7的B的情况下，通过多个芯片来形成图像传感器100，该多个芯片包括：像素芯片100-1，其中主要形成像素阵列单元111；外围电路芯片100-2，其中形成输出电路、外围电路和ADC 113等；以及，焊盘(PAD)。像素芯片100-1的像素阵列单元111的输出线和驱动线通过穿透通孔(VIA)连接到外围电路芯片100-2的电路。

通过形成这样的结构，有可能减小芯片大小，并且降低成本。而且，在布线层中的空间中产生更多空间，使得有可能容易地将布线路由。而且，可以通过使用多个芯片来优化每个芯片。例如，在像素芯片中，通过小数量的布线层来实现低的高度，以便防止因为由布线层的光反射导致的量子效率降低，并且在外围电路芯片中，有可能具有大量的布线层，以便执行优化，诸如相对于层间耦合的对策。例如，外围芯片的布线层的数量可以大于像素芯片的布线层的数量。

在背侧照亮类型的图像传感器的情况下，虽然布线层的光学反射未出现，但是有可能通过抑制不必要的布线层的数量的增加，来抑制布线处理的数量的增加并且降低成本。

而且，存在与像素芯片区域相等的芯片区域，使得有可能在外围电路区域上安装多个ADC，而不增大层叠芯片的总的面积。

本技术被应用到的图像拾取器件(图像拾取装置)可以不仅具有如上所述的配置，而且具有其他配置。

<2.第二实施例>

[成像设备]

图8是示出本技术被应用到的图像拾取装置的主要配置示例的图。在图8中所示的图像拾取装置300是拾取对象的图像并且将对象的图像输出为电信号的设备。

如图8中所示，图像拾取装置300包括镜头单元311、CMOS传感器312、操作单元314、控制单元315、图像处理单元316、显示单元317、编解码处理单元318和记录单元319。

镜头单元311包括光学系统元件，诸如镜头和光圈。镜头单元311被控制单元315控制，调整对于对象的焦点，收集来自聚焦位置的光，并且向CMOS传感器312供应光。

CMOS传感器312是拾取对象的图像的图像传感器。CMOS传感器312被控制单元315控制，并且通过光电转换入射光和A/D转换像素的像素值，来获得所拾取的对象的图像的数据(拾取图像)。CMOS传感器312被控制单元315控制，并且向图像处理单元316供应通过图像拾取操作获得的拾取图图像数据。

操作单元314，例如包括滚轮按钮(商标)、按键、按钮或触摸板等，从用户接收操作输入，并且向控制单元315供应与操作输入对应的信号。

控制单元315基于与从操作单元314输入的用户的操作输入对应的信号来控制镜头单元311、CMOS传感器312、图像处理单元316、显示单元317、编解码处理单元318和记录单元319的驱动，并且使得每个单元执行与拾取图像相关的处理。

图像处理单元316对于从CMOS传感器312供应的图像信号执行各种图像处理操作，例如，黑电平校正、色彩混合校正、缺陷校正、去马赛克处理、矩阵处理、伽马校正和YC转换。图像处理的内容是可选的，并且可以执行除了如上所述的处理操作之外的处理。图像处理单元316向显示单元317和编解码处理单元318供应被执行图像处理的图像信号。

显示单元317形成为例如液晶显示器，并且基于来自图像处理单元316的图像信号来显示对象的图像。

编解码处理单元318对于来自图像处理单元316的图像信号执行预定方法的编码处理，并且向记录单元319供应作为编码处理的结果获得的图像数据。

记录单元319记录来自编解码处理单元318的图像数据。在记录单元319中记录的图像数据被图像处理单元316根据需要读取，使得该图像数据被供应到显示单元317，并且显示与该图像数据对应的图像。

图像拾取装置300的CMOS传感器312具有与如上参考图1和2所述的图像传感器100的配置相同的配置。换句话说，CMOS传感器312具有选择单元(开关)，其选择作为一个像素的信号的输出目的地的ADC(列ADC)的数量。换句话说，CMOS传感器312可以根据ADC的数量来输出更多的各种像素信号。因此，图像拾取装置300可以通过使用各种像素信号来实现更多的各种处理操作。

包括本技术应用到的图像拾取器件和图像处理单元的图像拾取装置可以不仅具有如上所述的配置，而且具有其他配置。

<3.第三实施例>

[计算机]

可以通过硬件来执行并且也可以通过软件来执行上述的系列操作。当要通过软件来执行该系列的操作时，在计算机中安装形成该软件的程序。在此，该计算机包括诸如在图8中的控制单元315的计算机，其被嵌入专用硬件和通用计算机中，该通用计算机可以通过在计算机中安装的各种程序而实现各种功能。

在图9中，计算机400的CPU(中央处理单元)401根据在ROM(只读存储器)402中存储的程序或从存储单元413向RAM(随机存取存储器)403内加载的程序来执行各种操作。CPU 401执行各种操作等所需的数据也在必要时被存储在RAM 403中。

CPU 401、ROM 402和RAM 403经由总线404彼此连接。输入/输出接口410也连接到总线404。

输入/输出接口410具有与其连接的下面的组件：使用键盘或鼠标等形成的输入单元411；使用诸如CRT(阴极射线管)或LCD(液晶显示器)的显示器和扬声器形成的输出单元412；使用硬盘等形成的存储单元413；以及，使用调制解调器形成的通信单元414。通信单元414经由包括因特网的网络来执行通信。

驱动器415也在必要时连接到输入/输出接口410，并且适当地在驱动器上安装可移除介质421，诸如磁盘、光盘、磁光盘或半导体存储器。从这样的可移除盘读取的计算机程序在必要时被安装在存储单元413中。

在通过软件来执行上述系列操作的情况下，从网络或记录介质安装形成软件的程序。

如图9中所示，记录介质使用被分发的可移除介质421形成，用于与装置分离地向用户传递程序，例如，其上记录了程序的磁盘(包括软盘)、光盘(包括CD-ROM(致密盘-只读存储器)或DVD(数字通用盘))、磁光盘(包括MD(微型盘))或半导体存储器。替代地，可以使用其中记录了程序的ROM 402或在存储单元413中包括的硬盘来形成记录介质。这样的记录介质在向用户的传递之前被预先包含到装置内。

要被计算机执行的程序可以是用于根据在本说明书中描述的序列以时间顺序执行操作的程序，或者可以是用于并行执行操作或在必要时——诸如当存在调用时——执行操作的程序。

在本说明书中，在记录介质中要记录的程序中编写的步骤包括如果不必按时间顺序要并行或彼此独立地执行的操作、以及要根据在此所述的序列以时间顺序执行的操作。

在本说明书中，系统表示包括多个设备(装置)的整个装置。

也在上述示例中，作为一个设备(或一个处理单元)描述的任何结构可以被划分为两个或更多的装置(或处理单元)。相反，被描述为两个或更多设备(或处理单元)的任何结构可以被组合以形成一个设备(或一个处理单元)。而且，当然有可能向所述设备的任何(或处理单元的任何)的结构加上除了上述的那些之外的结构。而且，只要整个系统的结构和功能保持相同，可以将设备(或处理单元)的结构的部分并入到另一个设备(或另一个处理单元)内。总之，本技术不被如上所述的实施例限制，而可以在不偏离本技术的范围的情况下被进行各种修改。

本技术可以具有下面描述的配置。

(1)一种图像拾取器件，包括：选择单元，其选择输出每个像素的像素信号的A/D转换器的数量；以及，控制单元，其控制所述选择单元，并且使得所述选择单元根据请求来选择所述A/D转换器的数量。

(2)在上面的项目(1)中所述的图像拾取器件，进一步包括：对于像素阵列的每列的多个A/D转换器，其中，所述选择单元从与所述列对应的所述多个A/D转换器中选择所述像素信号的输出目的地。

(3)在上面的项目(2)中所述的图像拾取器件，其中，所述控制单元控制所述选择单元，以便将所述列的每个像素连接到所述多个A/D转换器。

(4)在上面的项目(2)中所述的图像拾取器件，其中，所述控制单元将所述列的所述像素划分到多个路径内，并且控制所述选择单元以便将每个路径的像素连接到与连接到其他路径的像素的A/D转换器不同的A/D转换器。

(5)在上面的项目(4)中所述的图像拾取器件，其中，所述控制单元执行控制，使得以对于每个路径不同的速率从每个像素读取像素信号。

(6)在上面的项目(4)或(5)中所述的图像拾取器件，其中，所述控制单元控制所述A/D转换器，并且将每个A/D转换器的设置设置为对于每个路径彼此不同的设置值。

(7)在上面的项目(6)中所述的图像拾取器件，其中，所述控制单元将所述A/D转换器的模拟增益设置设置为对于每个路径彼此不同的值。

(8)在上面的项目(6)或(7)中所述的图像拾取器件，其中，所述控制单元将所述A/D转换器的分辨率设置设置为对于每一个路径彼此不同的值。

(9)在上面的项目(6)至(8)的任何一项中所述的图像拾取器件，其中，所述控制单元将所述A/D转换器的采样定时设置为对于每个路径彼此不同的值。

(10)在上面的项目(9)中所述的图像拾取器件，其中，所述控制单元控制所述A/D转换器，使得加法地平均和输出在彼此不同的定时处采样并且处理的每个路径的所述A/D转换器的输出。

(11)在上面的项目(2)至(10)的任何一项中所述的图像拾取器件，其中，所述控制单元控制所述选择单元，使得停止所述A/D转换器的一些并且将所述列的像素连接到剩余的A/D转换器。

(12)在上面的项目(11)中所述的图像拾取器件，其中，所述控制单元进一步停止与停止的A/D转换器对应的恒流电路。

(13)在上面的项目(1)至(12)的任何一项中所述的图像拾取器件，包括层叠结构，其中层叠多个芯片。

(14)在上面的项目(13)中所述的图像拾取器件，进一步包括：像素芯片，其中，形成从其读取所述像素信号的像素阵列；以及，外围电路芯片，其中，形成外围电路、所述控制单元、所述选择单元和所述A/D转换器。

(15)在上面的项目(14)中所述的图像拾取器件，其中，所述外围电路芯片的布线层的数量大于所述像素芯片的布线层的数量。

(16)一种控制方法，其中，接收单元接收请求，并且，控制单元以根据所接收的请求的模式来选择输出每个像素的像素信号的A/D转换器的数量。

(17)一种图像拾取设备，包括：像素阵列，其中，在每个像素处光电转换入射光；选择单元，其选择输出在所述像素阵列中的每个像素的像素信号的A/D转换器的数量；以及，控制单元，其控制所述选择单元，并且使得所述选择单元根据请求来选择所述A/D转换器的所述数量。

附图标记列表

100 图像传感器

101 控制单元

111 像素阵列单元

112 选择单元

113 ADC

114 恒流电路单元

121和122 像素

131至133 开关

141 比较器

142 DAC

143 计数器

151 比较器

152 DAC

153 计数器

161和162 MOS

300 图像拾取装置

400 计算机