一种基于CPLD的线阵CCD驱动电路的制作方法

本发明属于光电探测技术领域，更具体地，涉及一种基于cpld技术的线阵ccd驱动电路，用于驱动线阵ccd器件。

背景技术：

ccd(电荷耦合器件)由于精度高、灵敏度高、性能稳定、功耗低、重量轻、体积小等特点，广泛应用于图像传感、非接触测量领域和众多微小角度精密测量领域。在ccd应用技术中，ccd驱动时序是一组周期性的、关系比较复杂的脉冲信号，因此产生ccd正常工作的驱动脉冲的电路比较复杂，驱动电路设计也就成为其应用中的关键问题之一。

由于不同厂家制造生产的ccd器件其驱动时序不相同，而同一厂家的不同型号的ccd驱动时序也略有不同或不完全一样，使驱动电路较难形成一种规范化、产品化的电路设计，因此，ccd驱动电路的设计成为其应用中的关键设计问题之一，且ccd驱动时序脉冲信号的正确性及稳定性是影响ccd器件信号处理能力、转移效率、信噪比等性能的一个重要因素。

通常采用的线阵ccd驱动时序方法有以下几种实现方式：eprom驱动法(或e2prom)、ic驱动法、直接数字驱动以及单片机驱动等，这些方法存在一个共同缺点，就是多采用分立元器件设计驱动电路，电路结构复杂，偏重于硬件的实现，且调试困难，灵活性差；单片机驱动法通过控制单片机i/o口电平生成驱动时序，虽然编程灵活，但对单片机要求高，存在资源浪费多，频率较低的缺陷。

技术实现要素：

针对现有技术的至少一个缺陷或改进需求，本发明提供了一种基于cpld的线阵ccd驱动电路，其电路结构简单、集成度高，其目的在于解决现有的驱动电路存在的电路结构复杂、调试困难的问题。

为实现上述目的，按照本发明的一个方面，提供了一种基于cpld的线阵ccd驱动电路，包括cpld逻辑芯片和电平转换电路；所述cpld逻辑芯片的输出端与电平转换电路的输入端相连，所述电平转换电路的输出端用于连接线阵ccd；所述cpld逻辑芯片中所实现的硬件逻辑包括分频器、第一计数器、第二计数器、第三计数器、与门、或门和非门；

所述分频器的第一输出端与第一计数器相连，第二输出端分别与第二计数器、第三计数器的输入端相连；所述第二计数器的输出端分别与与门、或门的第一输入端相连；所述第三计数器的输出端分别与与门、或门的第二输入端相连；所述或门的输出端与非门的输入端相连；所述第一计数器、与门、非门的输出端均与电平转换电路的输入端相连。

优选的，上述线阵ccd驱动电路，其分频器用于根据ccd驱动时序所需的工作频率对外部输入的基准时钟信号进行分频，生成第一分频时钟信号和第二分频时钟信号；

所述第一计数器用于对所述第一分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生采样脉冲sp、复位脉冲rs和钳位脉冲cp；所述第二计数器用于对所述第二分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生第二时钟信号clk2，所述第二时钟信号clk2经逻辑非运算后产生第一时钟信号clk1；所述第三计数器用于对所述第二分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生第三时钟信号clk3；

所述与门用于对n次循环后的第一时钟信号clk1和第三时钟信号clk3进行逻辑与运算，产生转移脉冲sh；n的取值根据转移脉冲sh与复位脉冲rs之间的频率关系而定；所述或门用于对第二时钟信号clk2和第三时钟信号clk3进行逻辑或运算，产生移位脉冲φ1；所述非门用于对移位脉冲φ1进行逻辑非运算，产生移位脉冲φ2。

优选的，上述线阵ccd驱动电路，还包括时钟模块，所述时钟模块的输出端与cpld逻辑芯片的第一输入端相连，用于为cpld逻辑芯片提供基准时钟。

优选的，上述线阵ccd驱动电路，还包括滤波电路，所述滤波电路的输出端与cpld逻辑芯片的第二输入端相连，用于对cpld逻辑芯片的各个电源接口进行滤波处理。

优选的，上述线阵ccd驱动电路，还包括jtag接口电路，所述jtag接口电路的输出端与cpld逻辑芯片的第三输入端相连，用于将编写好的驱动程序下载至cpld逻辑芯片中。

优选的，上述线阵ccd驱动电路，其cpld逻辑芯片采用maxⅱ系列的epm1270t144i5n。

优选的，上述线阵ccd驱动电路，其时钟模块采用有源晶振。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：

(1)本发明提供的基于cpld的线阵ccd驱动电路，利用可编程cpld逻辑芯片集成度高、速度快、可靠性好的优点，通过vhdl语言编程在cpld逻辑芯片中产生分频器和计数器并进行相关的逻辑运算，产生的ccd时序脉冲信号速度快，时序完全符合ccd时序要求，严格同步，无相位偏差，因此定时非常准确；电路结构简单，集成度高，体积小，并且易于与硬件电路调试及仿真；

(2)本发明提供的基于cpld的线阵ccd驱动电路，在设计完成后，若需更改驱动程序，在不改变任何硬件电路的情况下，只需将cpld逻辑程序重新进行vhdl编程即可，有效降低了研发成本及风险。

附图说明

图1是本发明实施例提供的线阵ccd驱动电路的结构框图；

图2是本发明实施例提供的cpld逻辑芯片的逻辑框图；

图3是本发明实施例提供的线阵ccd时序关系图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

图1是本发明实施例提供的线阵ccd驱动电路的结构框图；如图1所示，本发明所提供的基于cpld的线阵ccd驱动电路包括cpld逻辑芯片、电平转换电路和cpld外围电路；cpld外围电路的输出端与cpld逻辑芯片的输入端相连，cpld逻辑芯片的输出端与电平转换电路的输入端相连，电平转换电路的输出端连接线阵ccd；线阵ccd正常工作需要多路驱动脉冲信号，本实施例利用vhdl语言编程，将所编写的程序下载到cpld逻辑芯片中，由cpld逻辑芯片产生多路+3.3v驱动脉冲信号，再经电平转换器实现3.3v转5v电平，提高信号驱动能力后，送入线阵ccd中。

cpld外围电路包括jtag接口电路、cpld滤波电路和时钟模块；

时钟模块的输出端与cpld逻辑芯片的第一输入端相连，用于为cpld逻辑芯片提供基准时钟；时钟模块采用有源晶振。滤波电路的输出端与cpld逻辑芯片的第二输入端相连，用于对cpld逻辑芯片的各个电源接口进行滤波处理，降低噪声干扰，保证cpld逻辑芯片正常工作。jtag接口电路的输出端与cpld逻辑芯片的第三输入端相连，用于将编写好的驱动程序下载至cpld逻辑芯片中。

图2是本发明实施例提供的cpld逻辑芯片的逻辑框图；如图2所示，cpld逻辑芯片中所实现的硬件逻辑包括分频器、第一计数器、第二计数器、第三计数器、与门、或门和非门；

分频器的第一输出端与第一计数器相连，第二输出端分别与第二计数器、第三计数器的输入端相连；第二计数器的输出端分别与与门、或门的第一输入端相连；第三计数器的输出端分别与与门、或门的第二输入端相连；或门的输出端与非门的输入端相连；第一计数器、与门、非门的输出端均与电平转换电路的输入端相连。

分频器用于根据ccd驱动时序所需的工作频率对外部输入的基准时钟信号进行分频，生成第一分频时钟信号和第二分频时钟信号；

第一计数器用于对第一分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生采样脉冲sp、复位脉冲rs和钳位脉冲cp；第二计数器用于对第二分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生第二时钟信号clk2，第二时钟信号clk2经逻辑非运算后产生第一时钟信号clk1；第三计数器用于对第二分频时钟信号进行计数，并在计数时间达到ccd驱动时序周期对应的时间时产生第三时钟信号clk3；

与门用于对n次循环后的第一时钟信号clk1和第三时钟信号clk3进行逻辑与运算，产生转移脉冲sh；n的取值根据转移脉冲sh与复位脉冲rs之间的频率关系而定；或门用于对第二时钟信号clk2和第三时钟信号clk3进行逻辑或运算，产生移位脉冲φ1；非门用于对移位脉冲φ1进行逻辑非运算，产生移位脉冲φ2。

下面结合实施例和附图对本发明提供的保护电路的结构和工作原理进行详细说明。

本实施例中，线阵ccd选用tcd1501d为主要器件，其正常工作需同步驱动10路脉冲信号，即转移脉冲sh、移位脉冲φ1(φ1o、φ1e、φ1b)、移位脉冲φ2(φ2o、φ2e、φ2b)、采样脉冲sp、复位脉冲rs、钳位脉冲cp。

ccd驱动时序的相位关系图如图3所示，ccd典型工作频率是1mhz，取rs的频率为1mhz，rs每触发一次，φ1就翻转一次，即φ1周期为rs的两倍；rs、cp、sp频率相同，相位不同；sh一个周期至少包含2538个rs脉冲；因此各路驱动脉冲的关系如下：

rs＝cp＝sp＝1mhz；

φ1＝φ2，占空比1：1；且φ1、φ2有一个大于sh高电平的脉宽，即3000ns；

sh＝2538tφ1，sh有个高电平的脉宽，即1000ns。

根据ccd时序脉冲关系，设计出硬件逻辑框图，如图2所示，利用vhdl语言编程产生分频器和计数器并进行相关的逻辑运算。本实施例中采用37.5mhz的有源晶振作为基准时钟，因此分频器分别对基准时钟37.5mhz进行38次及76次分频，产生1mhz的第一分频时钟信号和500khz的第二分频时钟信号。

1mhz的第一分频时钟信号作为第一计数器的时钟输入信号进行计数，计数范围0至38。当第一计数器计数小于5次，将1mhz时钟信号赋值为低电平，否则，赋值为高电平，当第一计数器计数38次(即计数时间达到ccd驱动时序周期对应的时间)，停止计数，产生采样脉冲sp；当第一计数器计数大于6次小于16次，赋值为低电平，否则，赋值为高电平，当第一计数器计数38次，停止计数，产生复位脉冲rs；当第一计数器计数大于19次小于39次，赋值为低电平，否则，赋值为高电平，当第一计数器计数38次，停止计数，产生钳位脉冲cp。

500khz的第二分频时钟信号作为第二计数器和第三计数器的时钟输入信号进行计数，第二计数器的计数范围0至76，当第二计数器计数小于39次，赋值为低电平，否则，赋值为高电平，当第二计数器计数76次，停止计数，产生500khz的第二时钟信号clk2，对第二时钟信号clk2作逻辑运算非，产生第一时钟信号clk1；第三计数器的计数范围为0至190547(2538个rs脉冲周期加上4000ns，除以基准时钟周期26.66ns，即(2538×2000+4000)/26.66＝190547)，当第三计数器计数小于114次，赋值为高电平，否则，赋值为低电平，当第三计数器计数190547次时，停止计数，产生第三时钟信号clk3。

第一时钟信号clk1循环2538次和第三时钟信号clk3经与门进行逻辑与运算，产生转移脉冲sh；第二时钟信号clk2和第三时钟信号clk3经或门进行逻辑或运算，产生移位脉冲φ1o、φ1e、φ1b；移位脉冲φ1o、φ1e、φ1b经非门进行逻辑非运算，产生移位脉冲φ2o、φ2e、φ2b。至此，得到线阵ccd所需的10路驱动脉冲信号。

本实施例采用的cpld逻辑芯片为maxⅱ系列的epm1270t144i5n，具有1270个逻辑单元，8k的flash存储空间及116个用户io口，最快tpd为6.0ns。通过jtag接口电路将编写好的vhdl程序下载到cpld逻辑芯片中，jtag接口电路包括tdi、tms、tclk、tdo接口，分别与cpld逻辑芯片上对应的管脚相连；有源晶振g1为cpld逻辑芯片提供37.5mhz的基准时钟，其输出端与cpld逻辑芯片上对应的时钟管脚相连；第一计数器、与门、非门对应产生的驱动时序通过cpld逻辑芯片上的时序输出管脚输出至电平转换电路，经电平转换器提高信号驱动能力后，送入线阵ccd中。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。