专利名称：时钟信号发生装置和时钟信号发生方法
技术领域：
本发明涉及一种用于进行视频信号数字处理的系统的时钟信号发生装置和一种该时钟信号发生装置采用的时钟信号发生方法。
图20所示的装置可以被看做是用于进行视频信号数字处理的系统的时钟信号发生装置。
如图中所示，该时钟信号发生装置包括一个将模拟视频信号转换为数字视频信号的A/D转换器1；一个利用以后描述的积分窗(integration window)通过选通A/D转换器1输出的数字视频信号检测相位误差的相位比较器3；一个用于产生具有可由相位比较器3检测出的相位误差控制的振荡频率的时钟信号CLK的电压控制振荡器(以下也简称为VCO)4；以及一个用于产生前述的供给相位比较器3的积分窗的定时信号发生器5。VCO4产生的时钟信号CLK被作为系统时钟供给A/D转换器1、相位比较器3和定时信号发生器5。
当相位比较器3输出的相位误差为0时，VCO4产生一个振荡频率为910乘以水平同步信号频率的时钟信号。这样的振荡频率以下称为910fH。
定时信号发生器5计数由VCO4产生的时钟信号脉冲数。当脉冲计数处于0至63的典型范围中时，产生一个激活的积分窗。
如图21所示，相位比较器3包括一个用于对数字视频信号进行箝位的箝位电路101，一个用于当积分窗打开(激活)时让数字视频信号通过的门电路102，以及一个用于对门电路102输出的信号进行积分以便检测相位误差的积分器103。
下面参看图22解释相位比较器3的工作。箝位电路101对供给它的数字视频信号进行箝位，这样包括在数字视频信号中的水平同步信号的消隐脉冲电平(pedestal level)和负峰电平(sink-tip level)的平均值处于零电位。如上所述，当积分窗口打开的时候，门电路102让供给它的数字视频信号通过。积分器103对经过门电路102的数据进行积分。同样如上所述，当VCO4产生的时钟信号的脉冲计数处于0至63的典型范围时，积分窗口被激活。结果，在积分窗口打开的情况下，典型地，64个数据采样被门电路102传递。这时，水平同步信号上升沿的采样数和水平同步信号下降沿的采样数都设定为2。
这时，如果积分窗口的相位被正确地锁定在水平同步信号的相位上，区域A的面积等于区域B的面积。由于A代表低于零电平的采样值的数量而B代表高于零电平的采样值的数量，积分的结果为零。如果区域A的面积比区域B的小，积分窗口的相位超前，积分结果为正。另一方面，如果区域A的面积大于B的面积，积分窗口的相位滞后，积分结果为负。积分结果的绝对值表示相移的大小，而积分结果的符号表示相移的方向。由这个相移表示的相位误差用于控制VCO4的频率并将积分窗口的相位锁定在水平同步信号相位上。
图22是表示包括在数字视频信号中的水平同步信号的理想波形图。但实际上，水平同步信号包括叠加于其上的噪音。由于有叠加在水平同步信号上的噪音，积分器上输出的信号不能正确地代表相移。
本发明致力于解决上述问题。因此，本发明的目的是提供一种装置用于去除叠加在提供给相位比较器的数字视频信号的水平同步信号上的噪音。
为了解决上述问题，本发明提供一种时钟信号发生装置，用于产生一其相位锁定在数字视频信号的水平同步信号的相位上的时钟信号，所述时钟信号发生装置包括(a)一用于削波叠加在所述数字视频信号的所述水平同步信号上的噪音的噪音削波装置；(b)一用于比较所述噪音削波装置输出的信号的相位与为检测相位误差而在内部产生的比较信号的相位的相位比较装置；(c)一用于产生具有受所述相位比较装置输出的代表所述相位误差的信号控制的不同振荡频率的信号的时钟信号发生装置；以及(d)一用于通过计数所述时钟信号发生装置产生的所述信号的脉冲数来产生所述比较信号的装置。
代替用于削波叠加在所述数字视频信号的所述水平同步信号上的噪音的噪音削波装置，可以使用逻辑滤波器来去除叠加在所述数字视频信号的所述水平同步信号上的尖噪音。或者，也可以同时使用噪音削波装置和逻辑滤波器。
另外，本发明提供一种用于产生其相位锁定在数字视频信号的水平同步信号的相位上的时钟信号的方法，所述方法包括以下步骤检测所述视频信号的数字化信号与内部产生的比较信号之间的相位误差；和根据所述相位误差控制所述时钟信号的振荡频率，其中，所述相位误差在所述数字视频信号的所述水平同步信号上叠加的噪音被削波之后进行检测。
代替削波叠加在数字视频信号的水平同步信号上的噪音的步骤，可以执行利用逻辑滤波器去除叠加在数字视频信号的水平同步信号上的尖噪音的步骤。或者也可以在削波叠加在数字视频信号的水平同步信号上的噪音之后，利用逻辑滤波器去除叠加在数字视频信号的水平同步信号上的尖噪音。
根据本发明，叠加在数字视频信号的水平同步信号上的噪音被削波。除此之外，叠加在数字视频信号的水平同步信号上的尖噪音被逻辑滤波器去除。
以下参照附图所进行的详细描述会使本发明的上述及其它目的、特点及许多附带的优点变得显而易见，其中
图1是表示本发明应用于其中的时钟信号发生装置的构成的框图；图2是表示噪音抑制部分的构成的框图；图3是表示削波部分的构成的框图；图4是表示尖噪音去除部分的构成的框图；图5是表示上限电平判断单元和下限电平判断单元所进行的处理的流程图；图6是表示第一择多判断单元的实际构成的框图；图7是表示开关控制逻辑电路的实际构成的框图；图8是表示锁存电路的工作图；图9是表示数据保存电路的工作的流程图；图10是表示提供给尖噪音去除部分的典型输入信号图；图11是表示尖噪音去除部分的信号传输线的实际构成的框图；图12是表示出现在构成四采样延迟(four-sample delay)电路31的元件中的信号波形图；图13是表示出现在构成四采样延迟电路33的元件中的信号波形图；图14是表示提供给第一择多判断单元的输入信号波形图15是表示提供给第二择多判断单元的输入信号的波形图；图16是表示提供给第三择多判断单元的输入信号波形图；图17是表示提供给第四择多判断单元的输入信号波形图；图18是表示出现在构成开关控制逻辑电路的元件上的信号波形图；图19是表示出现在构成开关控制逻辑电路的元件上的信号波形图和内部变量的变化；图20是表示传统的时钟信号发生装置的构成的框图；图21是表示用于图20所示的传统时钟信号发生装置的相位比较器的构成的框图；以及图22是用于描述图21所示的相位比较器的工作的说明图。
以下参照附图对本发明的优选实施例作详细说明。
图1是表示本发明应用于其中的时钟信号发生装置的构成的框图。与图20中所示元件同样的元件用相同的标号来表示。
如图1所示，时钟信号发生装置包括一个用于将模拟视频信号转变为数字视频信号的A/D转换器1；一个用于抑制A/D转换器1输出的数字视频信号中的噪音的噪音抑制部分2；一个用于利用以后将描述的积分窗口为检测相位误差而选通噪音抑制部分2输出的信号来检测相位误差的相位比较器3；一个用于产生具有受相位比较器3检测出的相位误差控制的振荡频率的时钟信号CLK的VCO4，以及一个用于产生前述的提供给相位比较器3的积分窗口的定时信号发生器5。如上描述，本发明提供的时钟信号发生装置与传统的时钟信号发生装置相同，只是本发明在后者的相位比较器3的输入端增加了噪音抑制部分2。
如图2所示，噪音抑制部分2包括一个削波部分11和一个尖噪音去除部分12。削波部分11用于去除叠加在水平同步信号的负峰电平和消隐脉冲电平上的小噪音。而尖噪音去除部分12用于消除无法用削波部分11去除的大噪音。
如图3所示，削波部分11包括一个箝位电路21和一个电平限制器22。箝位电路21用于箝位提供给它的数字视频信号，从而使消隐脉冲电平和负峰电平的平均值为零电平。另一方面，电平限制器22限制被箝位电路21箝位的数字视频信号的高电平和低电平。这时，高侧的限制电平(以下称上限电平)被设定低于消隐脉冲电平。而低侧的限制电平(以下称下限电平)被设定高于负峰电平。这样，由于叠加在水平同步信号的负峰电平和消隐脉冲电平上的小噪音被去除，从而消除了大多数影响由相位比较器产生的积分结果的噪音。
如图4所示，尖噪音去除部分12用逻辑滤波器来实现，其包括一个四采样延迟电路31、一个八采样延迟电路32和另一个四采样延迟电路33，它们彼此相连形成沿数字视频信号的传输线的串联布置。
另外，尖噪音去除部分12也包括一个上限电平发生电路34；一个下限电平发生电路35；一个用于选择上限电平发生电路34输出的信号或下限电平发生电路35输出的信号的第一开关SW1，以及一个用于选择八采样延迟电路32或第一开关SW1选择的信号的第二开关SW2。尖噪音去除部分12中采用的开关控制逻辑电路44用于切换第一和第二开关SW1和SW2，以便产生从包括大的尖噪音的输入波形中消除了噪音的输出波形。
下面解释开关控制逻辑电路44。开关控制逻辑电路44产生用于控制第一开关SW1的切换的开关控制信号i和用于控制第二开关SW2的切换的开关控制信号j。控制信号i和j由预定逻辑使用分别由第一、二、三、四择多判断单元38、 39、40和41输出的择多判断信号a、b、c和d来产生，这些择多判断单元也用于开关控制逻辑电路44。
第一择多判断单元38在其输入端设有一上限电平判断单元36。另一方面，第三择多判断单元40在其输入端设有一下限电平判断单元37。如图5的图(1)所示，上限电平判断单元36用于确定输入数据的电平是否等于上限。如果输入数据的电平等于上限，上限电平判断单元36输出一个H(高)逻辑信号。另一方面，如果输入数据的电平不等于上限，上限电平判断单元36输出一个L(低)逻辑信号。同样，如图5的图(2)所示，下限电平判断单元37用于确定输入数据的电平是否等于下限。如果输入数据的电平等于下限，下限电平判断单元37输出一个H(高)逻辑信号。另一方面，如果输入数据的电平不等于下限，下限电平判断单元37输出一个L(低)逻辑信号。
第一、二、三、四择多判断单元38、39、40、41中的每一个包括四个单采样延迟电路，它们彼此以串联方式连接；和用于比较这四个单采样延迟电路的输入和/或输出端处的五个连续采样值的择多判断电路(1)、(2)、(3)或(4)。
图6是表示第一择多判断单元38的构成的图。如图中所示，第一择多判断单元38输入五个连续采样n1、n2、n3、n4和n5作为输出判断结果信号a的电平。如果三个或以上的采样为“H”，判断结果信号a为“H”。否则判断结果信号a为“L”。如图4所示，第一择多判断单元38的输出n5通过八采样延迟电路42被提供给第二择多判断单元39。与第一择多判断单元38很相似，第二择多判断单元39的构成与图6所示的类似。同样，第二择多判断单元39输入五个连续的采样n1、n2、n3、n4和n5作为输出判断结果信号b的电平。如果三个或以上采样为“H”，判断结果信号b为“H”。否则判断结果信号b为“L”。由第一择多判断单元38输出的判断结果信号a和由第二择多判断单元39输出的判断结果信号b被提供给开关控制逻辑电路44。
与第一择多判断单元38很相似，第三择多判断单元40与图6所示的类似。相似地，第三择多判断单元40输入五个连续采样n1、n2、n3、n4和n5作为输出判断结果信号C的电平。如果三个或以上的采样为“H”，判断结果信号C为“H”。否则判断结果信号C为“L”。与第一择多判断单元38很相似，第四择多判断单元41的构成与图6所示的类似。相似地，第四择多判断单元41输入五个连续采样n1、n2、n3、n4和n5作为输出判断结果信号d的电平。如果三个或以上采样为“H”，判断结果信号d为“H”。否则判断结果信号d为“L”。由第三择多判断单元40输出的判断结果信号C和由第四择多判断单元41输出的判断结果信号d也提供给开关控制逻辑电路44。
如图7所示，开关控制逻辑电路44包括一个AND(与)门51，用于产生代表判断结果信号a和b的逻辑积的AND输出信号e；一个AND门52，用于产生代表判断结果信号c和d的逻辑积的AND输出信号f；一个OR(或)门53，用于产生代表AND输出信号e和f的逻辑和的OR输出信号g；一个AND门54，用于产生代表AND输出信号e和OR输出信号g的逻辑积的AND输出信号h；一个锁存电路55，用于产生使用AND输出信号h和OR输出信号g来控制第一开关SW1的开关控制信号i；
一个数据保存电路56，用于产生使用OR输出信号g控制第二开关SW2的开关控制信号j。
如图8所示，锁存电路55从AND门54输入AND输出信号作为数据(D)信号，从OR门53输入OR输出信号g作为使能(EN)信号。当使能信号EN为“H”时，数据信号在被作为具有与数据信号相同电平的输出(Q)信号输出之前被延迟一个采样。另一方面，当使能信号EN为“L”时，输出信号电平不变。
如图9所示，随着输入(D)信号电平被设为“H”，数据保存电路56设定内部变量m为零，并设定输出(Q)信号电平为“H”。另一方面，随着输入信号被设为“L”，如果内部变量m处于0至6范围内，数据保存电路56将内部变量m加1，然后设定输出信号电平为“H”。但是，如果内部变量m为7，数据保存电路56将输出信号电平复位为“L”。
即，当判断结果信号a和b都为“H”时，很有可能在八采样延迟电路32中的七个采样的电平本身就是上限电平。在这种情况下，第一和第二开关SW1和SW2都与其H脚相连以便将所有这七个采样替换为上限电平发生电路34输出的、随后被提供给位于后一级中的四采样延迟电路33的信号。另一方面，当判断结果信号a和b不全为“H”时，这七个采样照原样被提供给位于后一级中的四采样延迟电路33。
同样，当判断结果信号c和d都为“H”时，很有可能八采样延迟电路32中的七个采样的电平本身就是下限电平。这种情况下，第一开关SW1与其L脚相连，而第二开关SW2与其H脚相连以便将所有这七个采样替换为由下限电平发生电路35输出的、随后被提供给位于后一级的四采样延迟电路33的信号。当判断结果信号c和d不全为“H”时，七个采样照原样被提供给位于后一级中的四采样延迟电路33。
在预定的时隙22中有多个定时窗(timing window)。对于每个定时窗，噪音的存在/不存在根据择多判断来确定。当用于定时窗的判断结果保持在预定的状态并保持一预定时间时，就进行上述的数据替换。这样，就可以除去削波部分无法消除的尖噪音(即电位高而宽度小的噪音)和突发信号。另外，即使在信号的S/N比(信噪比)较差的情况下，如在弱的电场引起的情况，锁定操作都能稳定进行。另外，由于数据替换的判断是根据检测前面和后面的数据而做出的，所以不会遮蔽同步信号波形的前后沿。
下面，通过其实际信号波形来解释构成如图4所示的尖噪音去除部分的元件的工作。输入一个如图10所示的、在水平同步信号的后沿的前后存在尖噪音的信号。以下解释在时间段T期间出现在不同元件处的波形。图中，水平轴的一个刻度对应十个采样。
首先，解释沿信号传输线相连的四采样延迟电路31、八采样延迟电路32和四采样延迟电路33的信号波形。其信号波形用图11所示的符号D0至D9表示。
出现在构成四采样时间延迟31的元件处的波形由图12的符号D0至D4表示。图中水平轴一个刻度对应一个采样。垂直轴上的符号“上”表示上限电平，而符号“下”表示下限电平。出现在构成四采样时间延迟33的各元件处的波形由图13的符号D5至D9表示。图13的水平和垂直轴与图12相同。但是，应当注意，波形D5至D9是通过假定没有进行数据替换而获得的波形。图中波形“OUT”所示为通过假定数据替换已将尖噪音去除后获得的波形。
构成第一至第四择多判断单元38至41的元件的波形分别如图14至17所示。在这些图中，水平轴的一个刻度代表一个采样。垂直轴上的符号“H”和“L”分别代表“H”和“L”电平。
构成开关控制逻辑电路44的元件的信号波形和内部变量m的变化示于图18和19。
应当注意，虽然参照图解的优选实施例对本发明进行了描述，但这种描述不应被理解为限制本发明。而本领域的技术人员应当认识到，可以对本发明进行改变和改进而不背离本发明的真实的精神和范围。例如，噪音抑制部分可以仅由削波部分实现或由尖噪音去除部分实现。另外，尖噪音去除部分可以任意构成，只要使尖噪音通过逻辑滤波器被消除即可。
如上详细描述可以看出，根据本发明可以消除叠加在视频信号的水平同步信号上的噪音，使由积分器输出的信号能正确表示相移。
权利要求
1.一种时钟信号发生装置，用于产生一个其相位锁定在视频信号的水平同步信号的相位上的时钟信号，所述时钟信号发生装置包括(a)一用于削波叠加在所述视频信号的数字化信号的所述水平同步信号上的噪音的噪音削波装置；(b)一用于比较由所述噪音削波装置输出的信号与为检测相位误差而在内部产生的比较信号的相位的相位比较装置；(c)一用于产生具有受由所述相位比较装置输出的、代表所述相位误差的信号控制而有可变值的振荡频率的所述时钟信号的时钟信号发生装置；以及(d)一用于通过计数由所述时钟信号发生装置产生的所述信号的脉冲数来产生所述比较信号的装置。
2.一种时钟信号发生装置，用于产生一个其相位锁定在视频信号的水平同步信号的相位上的时钟信号，所述时钟信号发生装置包括(a)一用于除去叠加在所述视频信号的数字化信号的所述水平同步信号上的噪音的逻辑滤波器；(b)一用于比较所述逻辑滤波器输出的信号与为检测相位误差而在内部产生的比较信号的相位比较装置；(c)一用于产生具有受由所述相位比较装置输出的、代表所述相位误差的信号控制而有可变值的振荡频率的所述时钟信号的时钟信号发生装置；以及(d)用于通过计数所述时钟信号发生装置产生的所述信号的脉冲数来产生所述比较信号的装置。
3.一种时钟信号发生装置，用于产生一个其相位锁定在视频信号的水平同步信号的相位上的时钟信号，所述时钟信号发生装置包括(a)一用于除去叠加在所述视频信号的数字化信号的所述水平同步信号上的噪音削波装置；(b)一用于从所述噪音削波装置输出的信号中去除尖噪音的逻辑滤波器；(c)一用于比较所述逻辑滤波器输出的信号与为检测相位误差而在内部产生的比较信号的相位比较装置；(d)一用于产生具有受由所述相位比较装置输出的、代表所述相位误差的信号控制而有可变值的振荡频率的所述时钟信号的时钟信号发生装置；以及(e)用于通过计数所述时钟信号发生装置产生的所述信号的脉冲数来产生所述比较信号的装置。
4.一种用于产生一个其相位锁定在数字化视频信号的水平同步信号的相位上的时钟信号的方法，所述方法包括以下步骤检测所述视频信号的数字化信号与内部产生的比较信号之间的相位误差；和根据所述相位误差控制所述时钟信号的振荡频率，其中，所述相位误差在所述数字化视频信号的所述水平同步信号上叠加的噪音被削波之后进行检测。
5.一种用于产生其相位锁定在数字化视频信号的水平同步信号的相位上的时钟信号的方法，所述方法包括以下步骤检测所述视频信号的数字化信号与内部产生的比较信号之间的相位误差；和根据所述相位误差控制所述时钟信号的振荡频率，其中，所述相位误差在所述数字化视频信号的所述水平同步信号上叠加的噪音被通过逻辑滤波器去除之后进行检测。
6.一种用于产生其相位锁定在数字化视频信号的水平同步信号的相位上的时钟信号的方法，所述方法包括以下步骤检测所述视频信号的数字化信号与内部产生的比较信号之间的相位误差；和根据所述相位误差控制所述时钟信号的振荡频率，其中，所述相位误差在所述数字化视频信号的所述水平同步信号上叠加的噪音被削波而且尖噪音被通过逻辑滤波器去除掉之后进行检测。
全文摘要
在一个用于产生其相位锁定在水平同步信号上的时钟信号的装置中，叠加在数字视频信号的水平同步信号上的噪音被消除。在相位比较器的前面提供一噪音抑制部分。典型地，噪音抑制部分包括一个削波部分和一个尖噪音去除部分。噪音抑制部分用于消除叠加在A/D转换器输出的数字视频信号的水平同步信号上叠加的噪音。
文档编号H04N5/21GK1165449SQ9710254
公开日1997年11月19日 申请日期1997年2月26日 优先权日1996年2月29日
发明者松本浩彰, 鹈饲学 申请人:索尼公司