专利名称：可变码速的复用分路器及复用分路方法
技术领域：
本发明涉及大容量程控数字交换技术，具体涉及实现高速传输的复用分路技术，更具体地说，涉及一种可变码速的复用分路器。
目前PCM30/32的复用原理框图如
图1所示。图1中移位寄存器是8位串入并出移位寄存器，它在CP控制下每个时隙中的8位串行码变成8位并行码，因此移位寄存器出来D0～D7八条线，但是在移位寄存器输出端D0～D7的8位码不是同时出现的，而是在CP控制下一位一位出现的，在时隙最后一位(D7)的CP后半周期时，才把已经变换就绪的8位并行码送入锁存器。当一个CP脉冲来到时，8位平行码即可经8-1电子选择器输出。电子选择器的功能是把8个HW的8位并行码按一定次序进行排列、合并。
图2为8端脉码的分路器框，由锁存器和并入串出8位移位寄存器组成。锁存器是作为寄存用的，它的输入直接由数字交换网络连接起来。由数字交换网络连至分路器的锁存器是8端脉码连在一起的，但是能够分开进入各端脉码的锁存器，这是因为各端脉码的锁存器的引线脚接有时间位置不同的脉冲。第一端PCM的锁存器接TD0^CP，第二端接TD1^CP……第八端接TD7^CP。在位脉冲TD0～TD7控制下，就可以8个HW的D0～D7分别写入到锁存器0～7，即HW0的D0～D7写入锁存器0，HW1的D0～D7写入锁存器1……。在下一时隙的TD0时，在CP的前半周期将移位寄存器的置位端S置成1，这时移位寄存器置位，于是就将D0～D7送入。下一个CP到来时，TD=0，因此S端为0，移位寄存器不置位，只移位，就以CP的节拍一位一位往外送出，直到下一个时隙的TD0出现，再置位一位……这样可将并行码变成串行码。
上述传统复用分路器的缺点主要有1)复用器中的8个8选1对于实际实现困难较大，尤其利用可编程器件时，不仅会占用不少资源，而且时延不好控制，很难做到很高速度；2)只能针对8输入，应用不灵活。
本发明的目的就是为了解决以上问题，提供一种复用器和分路器，不仅使设计实现难度大降低，并且可以方便地进行扩展，实现高速的复用分路。
本发明实现上述目的的方案包括复用分路器和复用分路方法，它们既属于同一构思。该构思主要是先经串入/并出移位寄存器将输入串行码流变换为并行码流，再将码流中的字节按要求排列，最后经并入/串出变换器变换成码速不同于输入码速的串行码流。其复用分路器和复用分路方法的方案分别如下复用分路器包括复用器部分和分路器部分，其中复用器部分包括串入/并出移位寄存器、锁存器，分路器部分包括锁存器、串入/并出移位寄存器，其特征是在复用器部分中，所述串入/并出移位寄存器中还包括有排序电路，组成S/P变换及排序电路，其输入端是多路低速码流HW0、HW1……HWn，其输出端为并行码流，输出并行码流的排列顺序为HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器位数，将上述并行码流等分成一组或多组，相应地，锁存器也有一个或多个，每个锁存器对应一组并行码流；所有锁存器的时钟频率相同而相位不同，其输出信号分别输入到多个P/S变换器，或输入到一个P/S变换器的多个输入端；所述P/S变换器的输出端即为高速串行码流的输出端；所述分路器部分中，在锁存器之前接有S/P变换器，所述S/P变换器的输入端即为分路器的高速码流输入端，其输出端接锁存器的输入端；锁存器的输出端接P/S变换电路输入端，P/S变换电路的输出端即为分路器的低速码流输出端。
所述复用分路方法包括复用方法和分路方法两部分，其特征是所述复用方法包括以下步骤利用S/P变换及排序电路将输入的多路低速码流HW0、HW1……HWn变换为输出端并行码流，并将输出并行码流的顺序排列为HW0TS0 HW1TS0…HWnTS0 HWOTS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31，其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器位数，将上述并行码流等分成一组或多组，每组分别输入到一个时钟频率相同而相位各不相同的锁存器；将锁存器的输出信号分别输入到多个P/S变换器，或输入到一个P/S变换器的多个输入端进行P/S变换；经所述P/S变换器变换后的输出信号即为高速串行码流；所述分路方法包括以下步骤将接收到的高速码流输入到S/P变换器的输入端，进行S/P变换；经S/P变换的信号输出到锁存器的输入端，并经锁存器的输出到P/S变换电路输入端；经P/S变换电路变换后的输出端即为分路器的低速码流输出信号。
由于采用了以上的方案，电路中没有8选1这样的器件，用到的器件P/S和S/P变换器、锁存器等时延易于控制，且可做到高速度，减小了实际困难，尤其是利用可编程器件时，好处更加明显。由于都是将输入码流先变换成并行码流再进行处理，这种模式不仅适于8输入的情况，也可适于更多个输入码流的情形(一般为8的倍数)。
图1是传统复用器框图。
图2是传统分路器框图。
图3是传统复用分路器中8端脉码交换时所需A0-A7定时脉冲波形。
图4-6b是本发明复用器的四种实施例原理图。
图7是将n个8位P/S变换器包含在一个n*8位P/S变换器中的示意图。
图8-11是本发明分路器的四种实施例原理图。
图12是本发明的一个更具体的复用分路器的电路示意图。
图13是图12中MT9085所用的时序示意图。
图14是图12中的FPGA内部时钟调整示意图。
下面通过具体的实施例并结合附图对本发明作进一步详细的描述。
复用/分路器包括复用器部分和分路器部分，二者安排在同一个设备中。
如图4-6b，概括地讲，复用器包括串入/并出移位寄存器、锁存器2，其特征是所述串入/并出移位寄存器中还包括有排序电路，组成S/P变换及排序电路1，其输入端是多路低速码流HW0、HW1……HWn，其输出端为并行码流，输出并行码流的排列顺序为HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31 HW1TS31…HWnTS31其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器2位数，将上述并行码流等分成一组或多组，相应地，锁存器2也有一个或多个，每个锁存器2对应一组并行码流；所有锁存器2的时钟频率相同而相位不同，其输出信号分别输入到多个P/S变换器3，或输入到一个P/S变换器3的多个输入端；所述P/S变换器3的输出端即为高速串行码流的输出端。
其中的P/S变换器由锁存器组成，可用全局时钟使其输出保持同步。
相应地，如图8-11，分路器包括锁存器2’、串入/并出移位寄存器3’，其特征是在锁存器2’之前接有S/P变换器1’，所述S/P变换器1’的输入端即为分路器的高速码流输入端，其输出端接锁存器2’的输入端；锁存器2’的输出端接P/S变换电路3’输入端，P/S变换电路3’的输出端即为分路器的低速码流输出端。
所述锁存器2’和P/S变换电路3’之间还接有二选一电路4或三选一电路4′，锁存器2’的输出端通过所述二选一电路4接P/S变换电路3’输入端。
本发明提供的复用器可适用于多种码速，结构框图如图4-7所示。高码速必须是低码速的8的整数倍，该复用器的高速码流可以具有两种速度S0、S1，二者的速度相差一倍，或者更多速度。各图中器件描述如下1、S/P变换及排序电路1(简称S/P)与普通的S/P不同，该S/P不仅将输入码流进行串-并变换，而且将并行码流进行排序。将输入低速码流0～n分别计为HW0～n，每个码流中的时隙用TS31(x=0,1,2,…31)表示，则并行输出码流的顺序如下HW0TS0HW1TS0…HWnTS0HW0TS1HW1TS1…HWnTS1…HW0TS31HW1TS31…HWnTS31。
2、8位锁存器2用来暂存S/P的输出，防止在下级处理时，S/P的输出造成干扰。用2个8位锁存器而不用1个16位锁存器的原因在于要适应2种输出码速，2个锁存器的时钟频率相同而相位不同。
3、8或16或24位P/S变换器3(简称P/S)在输出码速为S2时，为24位P/S；在输出码速为S1时，为16位P/S；在输出码速为S0时，为2个8位P/S。这样实现了输出可以为2种码速。
其中图4是输入低速码流为16路，输出高速码流为2路，每路是低速码流的8倍码速时的情形。其中用2个8位锁存器而不用1个16位锁存器的原因在于要适应2种输出码速。用2个锁存器就可以通过调整使它们时钟频率相同，相位不同。
图5是输入低速码流为16路，输出高速码流为1路，每路是低速码流的16倍码速时的情形。
图6a是输入低速码流为24路，输出高速码流为3路，是低速码流的8倍码速时的情形。
图6b是输入低速码流为24路，输出高速码流为1路，每路是低速码流的24倍码速时的情形。
在图4、图6a中，为适应多路高速码流输出，分别用了2个和3个8位P/S变换器。事实上，2个和3个8位P/S变换器分别可以包含于一个2*8或3*8位P/S变换器中(其中*表示乘号，下同)。图7是将n个8位P/S变换器包含于1个n*8位P/S变换器中的示意图，图中省去了同步置数部分，FD为D触发器(D为输入端，Q为输出端，C为时钟输入端)，CK为输入时钟。在移位序列中，在每第8个D触发器输出拉一个抽头作为串行码流的输出。这样，如果CK时钟频率为输入码流的8倍，则该P/S相当于n个8位P/S；如果CK时钟频率为输入码流的16倍，则该P/S相当于n/2个16位P/S；如果CK时钟频率为输入码流的n*8倍，则该P/S相当于一个n*8位P/S。
分路器是复用器的逆向过程，即将高速码流按字节分接成若干低速码流。这里高速码流同样可以具有两种码速S0、S1，二者速度相差一倍，其结构如图8-11所示。
1、8或16位S/P变换器1’当高速码速为S0时，为8位S/P；当高速码速为S1时，为16位S/P。
2、16位锁存器2’对16位并行数据进行缓存，避免在进行下一级处理时受上级S/P来的数据干扰。
3、八个二选一电路4由8个二选一组成，对锁存的16位并行数据进行切换，形成8位并行输出码流。8位并行码流的内部排列顺序与复用器中的S/P输出码流相同。
4、P/S变换电路3’将8位并行码流转换为串行低速码流输出，相当于复用器中S/P的逆向过程。
其中图8是输入为2路高速码流、输出为16路低速码流，高速码流为低速码流8倍码速时的情形。
图9是输入为1路高速码流、输出为16路低速码流，高速码流为低速码流16倍码速时的情形。
图10是输入为1路高速码流、输出为8路低速码流，高速码流为低速码流8倍码速时的情形。
图11是输入为3路高速码流、输出为24路低速码流，高速码流为低速码流8倍码速时的情形。
下面结合16个2M与2个16M及1个32M之间的码速变换实例，进一步描述本发明。
整个变换电路的总体框图如图12所示复用器中的S/P及分路器中的P/S采用Mitel公司的MT9085来实现，通过设置MT9085的工作方式，即可实现串-并串转换。具体的时序图如图13所示。
采用FPGA(Field Programmable arrays)实现复用分路器的其他部分。从复用分路器的结构图中可以看出，不管高速码速是多少，经过S/P后就没有码速的区别，这就要求内部控制码不变。因此对内部时钟的处理方法非常重要。最简明的种方法就是通过变换，将FPGA内部的时钟统一。其原理如图14通过一个选择信号SELECT，把FPGA内部时钟进行统一。无论输入时钟是16M或32M，经过选择后，就变为固定的输出，这样以后的时钟产生电路也得到统一。通过这种思想，即使输入码流增加一倍，也不用改变电路就能实现32×2M与2×32M或1×64M之间的变换。本发明对对传统复用分路器进行了改进，利用同步逻辑设计，不仅使设计实现难度大降低，并且可以方便地进行扩展，实现高速的复用/分器。
很明显，从对装置的描述即可知利用上述复用分路器实现可变码速复用/分路的方法。简述如下复用方法包括以下步骤利用S/P变换及排序电路将输入的多路低速码流HW0、HW1……HWn变换为输出端并行码流，并将输出并行码流的顺序排列为HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31 HW1TS31…HWnTS31，其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器位数，将上述并行码流等分成一组或多组，每组分别输入到一个时钟频率相同而相位各不相同的锁存器；将锁存器的输出信号分别输入到多个P/S变换器，或输入到一个P/S变换器的多个输入端进行P/S变换；经所述P/S变换器变换后的输出信号即为高速串行码流；分路方法包括以下步骤将接收到的高速码流输入到S/P变换器的输入端，进行S/P变换；经S/P变换的信号输出到锁存器的输入端，并经锁存器的输出到P/S变换电路输入端；经P/S变换电路变换后的输出端即为分路器的低速码流输出信号。
本文中所述的S/P变换是指串/并变换，P/S变换是指并/串变换。
权利要求
1.一种可变码速的复用分路器，包括复用器部分和分路器部分，其中复用器部分包括串入/并出移位寄存器、锁存器(2)，分路器部分包括锁存器(2’)、串入/并出移位寄存器(3’)，其特征是在复用器部分中，所述串入/并出移位寄存器中还包括有排序电路，组成S/P变换及排序电路(1)，其输入端是多路低速码流HW0、HW1……HWn，其输出端为并行码流，输出并行码流的排列顺序为HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器(2)位数，将上述并行码流等分成一组或多组，相应地，锁存器(2)也有一个或多个，每个锁存器(2)对应一组并行码流；所有锁存器(2)的时钟频率相同而相位不同，其输出信号分别输入到多个P/S变换器(3)，或输入到一个P/S变换器(3)的多个输入端；所述P/S变换器(3)的输出端即为高速串行码流的输出端；所述分路器部分中，在锁存器(2’)之前接有S/P变换器(1’)，所述S/P变换器(1’)的输入端即为分路器的高速码流输入端，其输出端接锁存器(2’)的输入端；锁存器(2’)的输出端接P/S变换电路(3’)输入端，P/S变换电路(3’)的输出端即为分路器的低速码流输出端。
2.如权利要求1所述的可变码速的复用分路器，其特征是所述复用器部分中的P/S变换器(3)由锁存器组成，可用全局时钟使其输出保持同步；所述分路器部分中的锁存器(2’)和P/S变换电路(3’)之间还接有二选一电路(4)，锁存器(2’)的输出端通过所述二选一电路(4)接P/S变换电路(3’)输入端。
3.一种可变码速的复用分路方法，包括复用方法和分路方法两部分，其特征是所述复用方法包括以下步骤利用S/P变换及排序电路(1)将输入的多路低速码流HW0、HW1……HWn变换为输出端并行码流，并将输出并行码流的顺序排列为HW0TS0 HW1TS0…HWnTS0 HWOTS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31为每个码流中的时隙；根据输入码流的路数和锁存器(2)位数，将上述并行码流等分成一组或多组，每组分别输入到一个时钟频率相同而相位各不相同的锁存器(2)；将锁存器(2)的输出信号分别输入到多个P/S变换器(3)或输入到一个P/S变换器(3)的多个输入端进行P/S变换；经所述P/S变换器(3)变换后的输出信号即为高速串行码流；所述分路方法包括以下步骤将接收到的高速码流输入到S/P变换器(1’)的输入端，进行S/P变换；经S/P变换的信号输出到锁存器(2’)的输入端，并经锁存器(2’)的输出到P/S变换电路(3’)输入端；经P/S变换电路(3’)变换后的输出端即为分路器的低速码流输出信号。
全文摘要
本发明公开一种可变码速的复用分路器及复用分路方法,先经串入/并出移位寄存器将输入串行码流变换为并行码流,再将码流中的字节按要求排列,最后经并入/串出变换器变换成码速不同于输入码速的串行码流。复用分路器中的主要器件是串入/并出移位寄存器、锁存器和P/S变换器。电路中没有八选一这样的器件,时延易于控制,且可做到高速度,减小了实际困难。且可适于更多个输入码流的情形。
文档编号H04L12/50GK1302138SQ9912699
公开日2001年7月4日 申请日期1999年12月24日 优先权日1999年12月24日
发明者舒曦辉 申请人:华为技术有限公司