FPGA内部设计有功能配置信息缓存区、管道配置信息缓存区、广播时间缓存区和压缩数据双级缓存区，实现了对可变速率的音视频数据缓存与传输。本发明针对不同的视频制式、P/1帧比率、帧率，在上位机中输入相应的视频制式、P/Ι帧比率、帧率，通过PCI总线将功能配置信息、管道配置信息和广播时间信息传入FPGA对应的缓存器中，这些信息包括对数据压缩单元的配置信息，对FPGA内部的压缩数据双级缓存器的配置信息，和广播时间信息。由数据压缩单元的EMIF总线将TS流数据，传入FPGA的压缩数据双级缓存器中。本例中，视频模数转换芯片为TVP5146，数据压缩单元为 TMS320DM365，音频模数转换芯片为 TLV320AIC3101，FPGA 芯片为 EP3C80F484。
[0029]本发明针对紧凑型的PCI总线传输要求，设计了紧凑型PCI总线专用的音视频采集接口电路。在FPGA内分别对功能配置信息缓存器、管道配置信息缓存器、压缩数据双级缓存器、广播时间信息缓存器进行设计，同时也考虑了各个缓存器之间的配合。对压缩数据缓存器设计和DM365的EMIF接口，对广播时间信息缓存器设计与DM365的SPI接口，并且其中解决了一、二级缓存器存储数据配置问题，SPI接口串-并-串转换问题。设计了与上位机PCI接口电路，完成对配置信息，压缩缓存数据，时间信息等的缓存与传输工作。
[0030]本发明设计了一种适应不同视频制式、P/Ι帧比率、帧率的音视频数据采集接口电路，可通过上位机设置视频制式、P/Ι帧比率、帧率，并依此将配置信息写入功能配置信息缓存区和管道配置缓存区中。
[0031]实施例2
[0032]音视频数据采集接口电路设计方法及电路同实施例1，
[0033]在FPGA内部设计的缓存与传输模块中，功能配置信息缓存区主要包括管道数量，最高采样率，最低采样率，输入上限，输入下限，功能管理，还有其他跟音视频压缩有关的配置信息，主要包括视频参数、音频参数、字幕选项、字幕位置，通过EMIF接口传输到DM365数据压缩单元中对其进行配置;管道配置信息缓存区的内容由上位机通过PCI总线写入，主要由上位机根据此时音视频的采样率、视频制式、帧率的信息，计算出每一次小周期需要读取多少信息才不至于将FIFO中数据读空，而使得压缩数据缓存区中输出大量的空包，造成资源的浪费;广播时间缓存区存储实时的时间信息，因为经过解压缩后的视频播放时要加入时间信息，因此在每一个小周期开始的时候都会由主设备发送时间信息，通过PCI总线存储在时间信息缓存器中，再通过SPI总线供DSP进行读取，用来验证DSP记录时间是否准确;压缩数据双级缓存区主要是根据管道缓存区中的配置信息计算每一次从类FIFO存储器中输出的数据量大小，以及给下一级类RAM存储器提供一个使能端，保证RAM接收到一个小周期内需要传输的数据，而不至于接收数据不完整，或是接收额外的空数据。
[0034]实施例3
[0035]音视频数据采集接口电路设计方法同实施例1-2，功能配置信息缓存区用于存储由上位机发送过来的功能配置信息，因此可以通过上位机设置视频制式、P/Ι帧比率、帧率，因此本发明可以实现对视频制式、P/Ι帧比率、帧率的调整和改变。参见图2，这一缓存区中设计地址线Cfg_indeX_0Ut高四位进行寻址，在前十二位管道索引都为O时，通过后四位索引功能配置信息缓存器地址，当功能配置信息管道配置信息被写入板卡之后，在通过EMIF接口向DSP传输配置信息之前，还需要对配置信息进行回读验证，回读验证是将配置信息完全通过数据线回读，在上位机验证无误后，会发出一个握手信号，将PCI总线dev_cmd_0Ut
[2]置高，从而提供验证无误使能，使DSP读取配置数据，功能配置信息缓存器为双口RAM，wbi_wenable_out和fun_hit_out为缓存区提供写使能，wbi_data_out提供功能配置信息输入数据线，cfg_index_out[15..12]提供功能配置信息地址线。关于双口RAM的时钟，写时钟为40MHz，因担心读数据输出延迟的情况，故将回读时钟设置为写时钟的倍数频率120MHz。wbi_renable_out和fun_cfg_hit_out为缓存器联合提供回读验证使能，将回读的数据输出连到PCI总线的fun_data_in[15..0]供回读验证。DSP_rden为DSP从功能配置信息缓存器读数据提供读使能，DSP_fun_addr[3..0]提供地址线，输出数据经DSP_data[ 15..0]连接到DSP的EMIF接口的数据总线。
[0036]实施例4
[0037]音视频数据采集接口电路设计方法同实施例1-3，参见图3，本发明中处于FPGA内部的管道配置信息缓存区主要就是对Cfg_index_0Ut低四位的数据进行存储，此低四位数据由视频制式、P/Ι帧比率、帧率决定，当视频制式、P/1帧比率、帧率变化时，此低四位数据会随每个小周期内传输的数据量发生相应变化，以便压缩数据双级缓存器中的FIFO将这一配置信息进行读取，确定FIFO每次传输数据量的大小，时钟频率为40MHz，pip_hi t_out提供片选使能，wbi_wenable_out提供写使能，cfg_index_out[3..0]提供数据总线将管道配置信息存储到缓存器中，由out [ 3..0 ]输出到FIFO模块。
[0038]实施例5
[0039]音视频数据采集接口电路设计方法及电路同实施例1-4，附图4为广播时间缓存器设计逻辑图，广播时间存储器RAM模块的读写采用40MHz的写入时钟，使能端包括写使能和广播时间击中使能，由地址线addr[3..0]来完成寻址工作，datain[ 15..0]提供16位数据线，将广播时间写入到RAM模块中，DSP的SPI接口只能通过移位寄存器与RAM模块进行连接，故广播时间缓存器的设计需要工作模式是:DSP通过add串行地址线向sipo移位寄存器模块存储地址信息，再将地址信息通过四位并行接口传输到RAM模块中的读地址rdaddr[3..0]，根据此地址线读出RAM模块中的时间信息，然后通过dataout[15..0]数据线输出到piso模块中，Pi so模块完成的功能是将16位数据输入转换为串行数据输出，DSP再将Pi so模块中的时间信息通过串行数据线读出。
[0040]本发明中广播时间信息的传输需和DSP的SPI接口连接，以适应DM365的SPI接口工作方式。但SPI为串行接口，故设计串-并-串的传输接口，通过串行接口读入地址，对多个地址内数据进行串行输出。
[0041 ] 实施例6
[0042]音视频数据采集接口电路设计方法同实施例1-5，压缩数据双级缓存区中类FIFO存储器作为压缩数据进入缓存区的第一级缓存区，直接从DSP端接收数据，在每一次小周期信号到来之时，类FIFO缓存区都会对其内部数据进行一次判断，若此时的数据量满足管道缓存区中配置信息要求的数据量，那么类FIFO缓存区就会将对应的数据量写入此时接收数据的RAM中，若此时数据量不满足管道缓存区中配置信息要求的数据量，类FIFO缓存区就会输出对应数量的空数