仿真图可以看出，本发明设计的各个缓存区对数据的缓存和传输的正确性和稳定性得到了验证，可在视频制式和帧率变化的情况下对缓存数据量的变化完成可靠的传输和缓存任务。
[0075]简而言之，本发明对音视频数据采集系统的接口电路进行了设计和实现。该接口电路可实现对压缩后的音频和视频数据的FPGA缓存和PCI总线传输。主要包括以下工作:对音视频采集系统方案进行整体设计，然后分别对配置信息缓存器、压缩数据缓存器和广播时间信息缓存器进行设计。将压缩数据缓存器中加入对一、二级缓存器的内部控制端，控制每次小周期信号内的数据传输。对广播时间信息缓存器进行串-并-串的接口设计，以适应DM365的SPI接口工作方式。最后对本发明设计进行仿真，通过仿真结果对设计接口的工作方式进行验证。
[0076]本发明针对项目中特定的PCI总线所设计的接口电路，通过仿真结果可以看出，设计的接口电路满足项目要求，可以在视频制式、视频帧率发生变化的情况下，保证数据的稳定和准确传输。
【主权项】
1.一种音视频数据采集接口电路设计方法，其特征在于，不仅在音视频数据采集输出端设计有数据压缩单元，并且采用FPGA构成信息缓存和传输模块，此缓存区模块通过SPI单向通信总线和EMIF双向通信总线与数据压缩单元连接，通过PCI总线与上位机连接;在FPGA内部设计有功能配置信息缓存区、管道配置信息缓存区、广播时间缓存区和压缩数据双级缓存区，实现了对可变速率的音视频数据缓存与传输。2.在FPGA内部设计的缓存与传输模块中，功能配置信息缓存区主要包括管道数量，最高采样率，最低采样率，输入上限，输入下限，功能管理，还有其他跟音视频压缩有关的配置信息，主要包括视频参数、音频参数、字幕选项、字幕位置，通过EMIF接口传输到数据压缩单元中对其进行配置;管道配置信息缓存区的内容由上位机通过PCI总线写入，主要由上位机根据此时音视频的采样率、视频制式、帧率的信息，计算出每一次小周期需要读取多少信息才不至于将FIFO中数据读空;广播时间缓存区存储实时的时间信息，通过PCI总线存储在时间信息缓存器中，再通过SPI总线供DSP进行读取，用来验证DSP记录时间是否准确;压缩数据双级缓存区主要是根据管道缓存区中的配置信息计算每一次从类FIFO存储器中输出的数据量大小，以及给下一级类RAM存储器提供一个使能端，保证RAM接收到一个小周期内需要传输的数据，而不至于接收数据不完整，或是接收额外的空数据。3.根据权利要求1或2所述的音视频数据采集接口电路设计方法，其特征在于，功能配置信息缓存区用于存储由上位机发送过来的功能配置信息，而这一缓存区中设计地址线Cfg_indeX_0Ut高四位进行寻址，在前十二位管道索引都为O时，通过后四位索引功能配置信息缓存器地址，当功能配置信息管道配置信息被写入板卡之后，在通过EMIF接口向DSP传输配置信息之前，还需要对配置信息进行回读验证，回读验证是将配置信息完全通过数据线回读，在上位机验证无误后，主控板会发出一个握手信号，将设备命令总线dev_cmd_0Ut[2]置高。4.根据权利要求1或2所述的音视频数据采集接口电路设计方法，其特征在于，所述配置信息缓存区就是管道配置信息缓存区，对于管道配置信息缓存区中的配置信息，主要就是对cf g_index_out低四位的数据进行存储，以便FIFO将这一配置信息进行读取，确定FIFO每次传输数据量的大小。5.根据权利要求1或2所述的音视频数据采集接口电路设计方法，其特征在于，所述广播时间存储器RAM模块的读写采用40MHz的写入时钟，使能端包括写使能和广播时间击中使能，由地址线addr[3..0]来完成寻址工作，datain[15..0]提供16位数据线，将广播时间写入到RAM模块中，DSP的SPI接口只能通过移位寄存器与RAM模块进行连接，故广播时间缓存器的设计需要工作模式是:DSP通过add串行地址线向sipo移位寄存器模块存储地址信息，再将地址信息通过四位并行接口传输到RAM模块中的读地址rdaddr [3..0]，根据此地址线读出RAM模块中的时间信息，然后通过dataout[ 15..0]数据线输出到piso模块中，piso模块完成的功能是将16位数据输入转换为串行数据输出，DSP再将piso模块中的时间信息通过串行数据线读出。6.根据权利要求1或2所述的音视频数据采集接口电路设计方法，其特征在于，所述压缩数据双级缓存区中类FIFO存储器作为压缩数据进入缓存区的第一级缓存区，直接从DSP端接收数据，在每一次小周期信号到来之时，类FIFO缓存区都会对其内部数据进行一次判断，若此时的数据量满足管道缓存区中配置信息要求的数据量，那么类FIFO缓存区就会将对应的数据量写入此时接收数据的RAM中，若此时数据量不满足管道缓存区中配置信息要求的数据量，类FIFO缓存区就会输出对应数量的空数据(I6bit的O)，供双RAM接收，下一个小周期到来时，其中一个RAM将空数据输出；其中，类RAM存储器作为压缩数据进入缓存区的第二级缓存区，用于接收从第一级缓存区FIFO输入的数据，主要完成的功能是接收从类FIFO存储器传来的数据并进行第二级缓存，每一次缓存的数据量根据管道寄存器内配置信息而定，双RAM的读写切换，在对第一个RAM进行写操作的同时，对第二个RAM进行读操作，对第二个RAM进行写操作的同时，对第一个RAM进行读操作，这样才能确保数据的连续性及正确性，而这一点都是由输入、输出数据选择开关决定的，每一次对整个缓冲区进行读操作是由一个小周期信号控制的，为此可以利用这个信号作输入、输出数据的选择开关，加入一个D触发器，保证每一次小周期信号触发时，D触发器的输出进行一次且换，并且将D触发器输出一端接到第一个ram的读使能和第二个ram的写使能，再在输出端加入一个反相器，使反相器的输出接到第一个ram的写使能和第二个ram的读使能，使第一个ram在写的同时，在对第二个ram进行读操作，而第二个ram在写的同时，在对第一个ram进行读操作，而且保证每一次小周期信号到来的时候，对两个存储器的读写进行一次切换。
【专利摘要】本发明提供了一种音视频数据采集系统的接口电路设计方法，在FPGA内部设计传输和缓存单元，实现在视频制式、视频帧率发生变化时，保证数据的稳定和准确传输。在音视频数据采集输出端设有DM365数据压缩单元，采用FPGA构成信息缓存和传输模块，此缓存区模块通过SPI单向通信总线和EMIF双向通信总线与DM365数据压缩单元连接，通过PCI总线与上位机连接；FPGA内部设有功能配置信息缓存区、管道配置信息缓存区、广播时间缓存区和压缩数据双级缓存区，仿真结果证明，本发明满足不同视频制式、P/I帧比率、帧率、不同数据速率传输要求的、误码率低的音视频数据采集接口电路，本发明应用在各种速率变化的数据采集系统中。
【IPC分类】H04N17/00, H04N19/433
【公开号】CN105681783
【申请号】CN201610024368
【发明人】那彦, 底鹏, 李雪
【申请人】西安电子科技大学
【公开日】2016年6月15日
【申请日】2016年1月14日