据(16bit的O)，供双RAM接收，下一个小周期到来时，其中一个RAM将空数据输出；与典型的FIFO存储器主要的区别在于，增加用于下一级RAM的使能端，用以使RAM接收正确且足量的数据，增加一次对类FIFO缓存区中数据量的判断，若数据量足够则输出缓冲数据，若数据量不足则输出对应数量的空数据，增加一个用于识别一个小周期需要传输多大数据量的ctl端;其中，采用类RAM存储器作为压缩数据进入缓存区的第二级缓存区，用于接收从第一级缓存区FIFO输入的数据，主要完成的功能是接收从类FIFO存储器传来的数据并进行第二级缓存，每一次缓存的数据量根据管道寄存器内配置信息而定，与典型的RAM存储器的区别在于，为其增添了一个被使能端，使其可以接受到一个完整小周期内的数据，由于类RAM存储器的前端是与FIFO相连，而FIFO不能每一次为其提供写地址，因此在类RAM存储器中去掉了写地址，因为每一次都是对类RAM存储器进行连续的地址位读写，因此可以进行如下操作:每一次的写操作均从第一个地址进行，每写完16位数据均对地址进行加一操作，从而保证了类RAM存储器的写操作正确进行;对于双RAM的操作必然会涉及到对双RAM进行读写切换的问题，双RAM的读写切换，在对第一个RAM进行写操作的同时，对第二个RAM进行读操作，对第二个RAM进行写操作的同时，对第一个RAM进行读操作，这样才能确保数据的连续性及正确性，而这一点都是由输入、输出数据选择开关决定的，每一次对整个缓冲区进行读操作是由一个小周期信号控制的，为此可以利用这个信号作输入、输出数据的选择开关，加入一个D触发器，保证每一次小周期信号触发时，D触发器的输出进行一次且换，并且将D触发器输出一端接到第一个ram的读使能和第二个ram的写使能，再在输出端加入一个反相器，使反相器的输出接到第一个ram的写使能和第二个ram的读使能，这样的操作就可以使第一个ram在写的同时，在对第二个ram进行读操作，而第二个ram在写的同时，在对第一个ram进行读操作，而且可以保证每一次小周期信号到来的时候，对两个存储器的读写进行一次切换。
[0043]本发明中设计了FIFO-RAM双级缓存器，并在FIFO中加入计数器，控制每一次从FIFO中读出的数据量，此数据量的大小随管道配置数据而改变。并且根据计数器控制FIFO到RAM的开启使能，避免FIFO无数据发出时RAM读取空数据。由于FIFO到RAM的特殊设计，RAM需对数据进行特定地址的存储，而不需提供额外的地址线。在第二级缓存器中，需对两个RAM缓存器进行切换，根据小周期信号的脉冲特性，设计输入输出选择开关，加入D触发器，利用每一次小周期信号到来时输出翻转的特性，控制第二级缓存器的交替输入和输出。
[0044]本发明中的压缩数据缓存器中加入对一、二级缓存器的内部控制端，控制每次小周期信号内的数据传输。
[0045]本发明的效果通过以下仿真进一步说明。
[0046]1.仿真条件
[0047]本实验的硬件测试平台是:Intel Core i3CPU，主频2.4GHz，内存3.8GB，软件平台为:Windows 7操作系统和QuartusII 9.0。
[0048]2.仿真内容与结果
[0049]仿真I，功能配置信息缓存区仿真，结果如图6所示，其中:
[0050]图6(a)为功能配置信息缓存区总体仿真结果；
[0051]图6(b)为功能配置信息缓存区仿真细节I;
[0052]图6(c)为功能配置信息缓存区仿真细节2;
[0053]图6(d)为功能配置信息缓存区仿真细节3;
[0054]仿真2，管道配置信息缓存区仿真，结果如图7所示。
[0055]仿真3，压缩数据双级缓存区仿真，结果如图8所示，其中:
[0056]图8(a)为压缩数据双级缓存区总体仿真结果；
[0057]图8(b)为压缩数据双级缓存区仿真细节I;
[0058]图8(c)为压缩数据双级缓存区仿真细节2;
[0059]图8(d)为压缩数据双级缓存区仿真细节3;
[0060]图8(e)为压缩数据双级缓存区仿真细节4;
[0061]仿真4，广播时间信息缓存区仿真，结果如图9所示。
[0062]3.仿真结果分析
[0063]实施例7
[0064]音视频数据采集接口电路设计方法同实施例1-6，从附图6(a)中可以看出功能配置信息缓存器的仿真过程共分为3个阶段，第一个阶段为向功能配置缓存器中写入数据，第二的阶段为验证回读阶段，第三个阶段为DSP读数据阶段。
[0065]从附图6(b)看出数据输入是从[0][0]开始的，每次对数据进行加一操作。在图中6(c)看到验证数据的输出也从[0][0]开始，每次数据加一。附图6(d)为DSP读功能配置信息缓存器中的结果，可见DSP读数据与输入数据相同。
[0066]通过仿真结果清楚的看出写入数据时数据线按照数值加一进行输入，通过对输出数据的对比，数据的准确性得到了验证。并且看出输出数据具有连续性并无数据输出延迟等情况发生。
[0067]从附图7中可以看出，在管道配置信息写入管道配置信息缓存器的下一个周期，输出端开始输出管道配置信息，通过对输出数据的对比，数据的准确性得到了验证。也因此视频制式、P/Ι帧比率、帧率变化可以反映到功能配置信息缓存器和管道配置信息缓存器中，本发明可以对视频制式、P/Ι帧比率、帧率变化的情况下将配置信息存储到功能配置信息缓存器和管道配置信息缓存器中，能适应各种不同的视频制式、P/Ι帧比率、帧率变化的音视频信息。
[0068]实施例8
[0069]音视频数据采集接口电路设计方法同实施例1-6，仿真条件同上，从附图8(a)的总体的仿真结果可以看出:图中共有4个小周期信号到来，第一个小周期信号到来时，开始在类FIFO存储器中存储数据，第二个小周期到来时，类FIFO开始在第一个类RAM存储器中写数据。第三个小周期到来时，类FIFO开始在第二个类RAM存储器中写数据，并且此时，第一个类RAM存储器开始通过输出端读出数据。第四个小周期到来时，RAM交换输出。可以看到整体的输出情况满足要求，接着对输出结果进行细微对比。
[0070]从附图8(b)可以看出数据按照每次加一的顺序进行输入。附图8(c)为第三个小周期开始部分，第一个RAM模块开始输出，通过对比，可以看出输出数据与输入数据相同。附图8(d)为第三个小周期结束部分，附图8(e)为第四个小周期开始部分，通过观察可以看出从两个RAM中输出的数据具有连续性，整体的输出结果得到了保证。
[0071 ] 实施例9
[0072]音视频数据采集接口电路设计方法同实施例1-6，仿真条件同上，仿真内容见图9。
[0073]从附图9中看出，广播时间缓存器串行地址输入为0100，对应RAM中的第五个寄存器，第五个寄存器中信息为0000000000000100，对比dataout数据线的数据，可以看出数据的正确性。
[0074]通过对各个缓存区的仿真验证结果包括总体仿真图和细节