移位寄存器单元、驱动方法、栅极驱动电路及显示装置与流程

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术：

显示装置在显示图像时，需要利用移位寄存器(栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的各行像素单元的逐行扫描驱动，以显示图像。

为了提高显示装置的显示灵活性，相关技术中有一种能够实现双向扫描的移位寄存器，该移位寄存器能够实现对显示装置的各行像素单元的正向扫描和反相扫描，该移位寄存器中每个移位寄存器单元通常通过多个晶体管和电容器来控制输出信号的电位的高低。

但是，该具有双向扫描功能的移位寄存器中，每个移位寄存器单元包含的晶体管个数较多，电路结构较为复杂，移位寄存器的功耗较高。

技术实现要素：

为了解决相关技术中移位寄存器单元电路结构复杂，功耗较高的问题，本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下：

一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

输入模块、复位模块、上拉模块、下拉模块和降噪模块；

所述输入模块分别与第一电源信号端、输入信号端和上拉节点连接，所述输入模块用于在来自所述输入信号端的输入信号的控制下，向所述上拉节点输出来自所述第一电源信号端的第一电源信号；

所述复位模块分别与第二电源信号端、复位信号端和所述上拉节点连接，所述复位模块用于在来自所述复位信号端的复位信号的控制下，向所述上拉节点输出来自所述第二电源信号端的第二电源信号；

所述上拉模块分别与第一时钟信号端、所述上拉节点和输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述第一时钟信号端的第一时钟信号；

所述下拉模块分别与第二时钟信号端、第三电源信号端、所述上拉节点和下拉节点连接，用于在来自所述第二时钟信号端的第二时钟信号和所述上拉节点的控制下，向所述下拉节点输出来自所述第三电源信号端的第三电源信号或所述第二时钟信号；

所述降噪模块分别与所述下拉节点、所述上拉节点、第三电源信号端和所述输出端连接，用于在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第三电源信号。

可选的，所述输入模块，包括：第一晶体管；所述复位模块，包括：第二晶体管；

所述第一晶体管的第一极与所述第一电源信号端连接，所述第一晶体管的第二极与所述上拉节点连接，所述第一晶体管的栅极与所述输入信号端连接；

所述第二晶体管的第一极与所述第二电源信号端连接，所述第二晶体管的第二极与所述上拉节点连接，所述第二晶体管的栅极与所述复位信号端连接。

可选的，所述输入模块，包括：第二晶体管；所述复位模块，包括：第一晶体管；

所述第二晶体管的第一极与所述第一电源信号端连接，所述第二晶体管的第二极与所述上拉节点连接，所述第二晶体管的栅极与所述输入信号端连接；

所述第一晶体管的第一极与所述第二电源信号端连接，所述第一晶体管的第二极与所述上拉节点连接，所述第一晶体管的栅极与所述复位信号端连接。

可选的，所述上拉模块，包括：第三晶体管和第一电容器；

所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述输出端连接，所述第三晶体管的栅极与所述上拉节点连接；

所述第一电容器的一端与所述上拉节点连接，所述第一电容器的另一端与所述输出端连接。

可选的，所述下拉模块包括：第四晶体管、第五晶体管和第二电容器；

所述第四晶体管的第一极和栅极与所述第二时钟信号端连接，所述第四晶体管的第二极与所述下拉节点连接；

所述第五晶体管的第一极与所述第三电源信号端连接，所述第五晶体管的第二极与所述下拉节点连接，所述第五晶体管的栅极与所述上拉节点连接；

所述第二电容器的一端与所述第三电源信号端连接，所述第二电容器的另一端与所述下拉节点连接。

可选的，所述降噪模块包括：第六晶体管和第七晶体管；

所述第六晶体管的第一极与所述第三电源信号端连接，所述第六晶体管的第二极与所述上拉节点连接，所述第六晶体管的栅极与所述下拉节点连接；

所述第七晶体管的第一极与所述第三电源信号端连接，所述第七晶体管的第二极与所述输出端连接，所述第七晶体管的栅极与所述下拉节点连接。

可选的，所述晶体管均为N型晶体管。

第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，所述驱动方法包括：

输入阶段：第一电源信号端输入的第一电源信号为第一电位，输入信号端输入的输入信号为第一电位，所述输入模块控制上拉节点的电位为第一电位；

输出阶段：所述上拉节点保持第一电位，第一时钟信号端输入的第一时钟信号为第一电位，所述上拉模块在所述上拉节点的控制下，向输出端输出所述第一时钟信号；

复位阶段：复位信号端输入的复位信号为第一电位，第二电源信号端输入的第二电源信号为第二电位，所述复位模块控制所述上拉节点的电位为第二电位；

保持阶段：所述第一时钟信号为第一电位，第二时钟信号端输入的第二时钟信号为第二电位，所述上拉节点保持第二电位；

降噪阶段：所述第二时钟信号为第一电位，第三电源信号端输入的第三电源信号为第二电位，所述下拉模块控制所述下拉节点为第一电位，所述降噪模块在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第三电源信号。

可选的，在正向扫描时，所述输入模块包括：第一晶体管；所述复位模块包括：第二晶体管；所述上拉模块包括：第三晶体管和第一电容器；所述下拉模块包括：第四晶体管、第五晶体管和第二电容器；所述降噪模块包括：第六晶体管和第七晶体管；

所述输入阶段中，所述输入信号端输入的所述输入信号为第一电位，所述第一晶体管开启，所述第一电源信号端向所述上拉节点输出所述第一电源信号；

所述输出阶段中，所述上拉节点保持第一电位，所述第三晶体管和所述第五晶体管开启，所述第一时钟信号端向所述输出端输出所述第一时钟信号，所述第三电源信号端向所述下拉节点输出所述第三电源信号，所述第六晶体管和所述第七晶体管关断；

所述复位阶段中，所述复位信号端输入的复位信号为第一电位，所述第二晶体管开启，所述第二电源信号端向所述上拉节点输出所述第二电源信号；

所述保持阶段中，所述第一时钟信号为第一电位，所述第二时钟信号为第二电位，所述第四晶体管关断，所述上拉节点保持第二电位，所述第三晶体管关断；

所述降噪阶段中，所述第二时钟信号为第一电位，所述第三电源信号为第二电位，所述第四晶体管开启，所述第二时钟信号端向所述下拉节点输出所述第二时钟信号，所述第六晶体管和所述第七晶体管开启，所述第三电源信号端分别向所述上拉节点和所述输出端输出所述第三电源信号。

可选的，在反向扫描时，所述输入模块包括：第二晶体管；所述复位模块包括：第一晶体管；所述上拉模块包括：第三晶体管和第一电容器；所述下拉模块包括：第四晶体管、第五晶体管和第二电容器；所述降噪模块包括：第六晶体管和第七晶体管；

所述输入阶段中，所述输入信号端输入的所述输入信号为第一电位，所述第二晶体管开启，所述第一电源信号端向所述上拉节点输出所述第一电源信号；

所述输出阶段中，所述上拉节点保持第一电位，所述第三晶体管和所述第五晶体管开启，所述第一时钟信号端向所述输出端输出所述第一时钟信号，所述第三电源信号端向所述下拉节点输出所述第三电源信号，所述第六晶体管和所述第七晶体管关断；

所述复位阶段中，所述复位信号端输入的复位信号为第一电位，所述第一晶体管开启，所述第二电源信号端向所述上拉节点输出所述第二电源信号；

所述保持阶段中，所述第一时钟信号为第一电位，所述第二时钟信号为第二电位，所述第四晶体管关断，所述上拉节点保持第二电位，所述第三晶体管关断；

所述降噪阶段中，所述第二时钟信号为第一电位，所述第三电源信号为第二电位，所述第四晶体管开启，所述第二时钟信号端向所述下拉节点输出所述第二时钟信号，所述第六晶体管和所述第七晶体管开启，所述第三电源信号端分别向所述上拉节点和所述输出端输出所述第三电源信号。

可选的，所述晶体管均为N型晶体管，所述第一电位相对于所述第二电位为高电位。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括至少两个级联的如第一方面所述的移位寄存器单元。

第四方面，提供了一种显示装置，所述显示装置包括如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，其中，输入模块用于向上拉节点输出第一电源信号，复位模块用于向上拉节点输出第二电源信号，上拉模块用于在上拉节点的控制下，向输出端输出第一时钟信号，下拉模块用于在第二时钟信号和上拉节点的控制下，向下拉节点输出第三电源信号或第二时钟信号，降噪模块用于在下拉节点的控制下，分别向上拉节点和输出端输出第三电源信号。本发明提供的移位寄存器单元的电路结构和控制过程均较为简单，降低了移位寄存器的功耗，解决了相关技术中移位寄存器单元电路结构复杂的问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2-1是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图2-2是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图3-1是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图3-2是本发明实施例提供的一种移位寄存器单元的正向扫描的时序图；

图3-3是本发明实施例提供的一种移位寄存器单元的反向扫描的时序图；

图4是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一极，漏极称为第二极，因此，晶体管的栅极也可以称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的开关晶体管为N型开关晶体管，N型开关晶体管为在栅极为高电位时导通，在栅极为低电位时截止。在本发明实施例中，第一电位为高电位，第二电位为低电位。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入模块10、复位模块20、上拉模块30、下拉模块40和降噪模块50。

该输入模块10分别与第一电源信号端VDD、输入信号端INPUT和上拉节点PU连接，该输入模块10用于在来自该输入信号端INPUT的输入信号的控制下，向该上拉节点PU输出来自该第一电源信号端VDD的第一电源信号。

该复位模块20分别与第二电源信号端VSS、复位信号端RST和该上拉节点PU连接，该复位模块20用于在来自该复位信号端RST的复位信号的控制下，向该上拉节点PU输出来自该第二电源信号端VSS的第二电源信号。

该上拉模块30分别与第一时钟信号端CLK、该上拉节点PU和输出端OUTPUT连接，用于在该上拉节点PU的控制下，向该输出端OUTPUT输出来自该第一时钟信号端CLK的第一时钟信号。

该下拉模块40分别与第二时钟信号端CLKB、第三电源信号端VGL、该上拉节点PU和下拉节点PD连接，用于在来自该第二时钟信号端CLKB的第二时钟信号和该上拉节点PU的控制下，向该下拉节点PD输出来自该第三电源信号端VGL的第三电源信号或该第二时钟信号。

该降噪模块50分别与该下拉节点PD、该上拉节点PU、第三电源信号端VGL和该输出端OUTPUT连接，用于在该下拉节点PD的控制下，分别向该上拉节点PU和该输出端OUTPUT输出该第三电源信号。

综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，该移位寄存器单元能够实现对显示装置中各行像素单元的双向扫描，并且该移位寄存器单元的电路结构和控制过程均较为简单，不仅降低了移位寄存器的功耗，而且通过降噪模块减小了移位寄存器单元中上拉节点和输出端的噪音，改善了移位寄存器单元的输出效果。

图2-1是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2-1所示，该输入模块10可以包括：第一晶体管M1；该复位模块20可以包括：第二晶体管M2。

该第一晶体管M1的第一极与该第一电源信号端VDD连接，该第一晶体管M1的第二极与该上拉节点PU连接，该第一晶体管M1的栅极与该输入信号端INPUT连接。

该第二晶体管M2的第一极与该第二电源信号端VSS连接，该第二晶体管M2的第二极与该上拉节点PU连接，该第二晶体管M2的栅极与该复位信号端RST连接。

图2-2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2-2所示，该输入模块10可以包括：第二晶体管M2；该复位模块20可以包括：第一晶体管M1。

该第二晶体管M2的第一极与该第一电源信号端VDD连接，该第二晶体管M2的第二极与该上拉节点PU连接，该第二晶体管M2的栅极与该输入信号端INPUT连接。

该第一晶体管M1的第一极与该第二电源信号端VSS连接，该第一晶体管M1的第二极与该上拉节点PU连接，该第一晶体管M1的栅极与该复位信号端RST连接。

可选的，参考图2-1以及图2-2，该上拉模块30可以包括：第三晶体管M3和第一电容器C1。

该第三晶体管M3的第一极与该第一时钟信号端CLK连接，该第三晶体管M3的第二极与该输出端OUTPUT连接，该第三晶体管M3的栅极与该上拉节点PU连接。

该第一电容器C1的一端与该上拉节点PU连接，该第一电容器C1的另一端与该输出端OUTPUT连接。

可选的，该下拉模块40包括：第四晶体管M4、第五晶体管M5和第二电容器C2。

该第四晶体管M4的第一极和栅极与该第二时钟信号端CLKB连接，该第四晶体管M4的第二极与该下拉节点PD连接。

该第五晶体管M5的第一极与该第三电源信号端VGL连接，该第五晶体管M5的第二极与该下拉节点PD连接，该第五晶体管M5的栅极与该上拉节点PU连接；

该第二电容器C2的一端与该第三电源信号端VGL连接，该第二电容器C2的另一端与该下拉节点PD连接。

可选的，该降噪模块50包括：第六晶体管M6和第七晶体管M7。

该第六晶体管M6的第一极与该第三电源信号端VGL连接，该第六晶体管M6的第二极与该上拉节点PU连接，该第六晶体管M6的栅极与该下拉节点PD连接；

该第七晶体管M7的第一极与该第三电源信号端VGL连接，该第七晶体管M7的第二极与该输出端OUTPUT连接，该第七晶体管M7的栅极与该下拉节点PD连接。

综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，该移位寄存器单元能够实现对显示装置中各行像素单元的双向扫描，并且该移位寄存器单元的中仅包括七个晶体管和两个电容器，该移位寄存器单元的电路结构和控制过程均较为简单，不仅降低了移位寄存器的功耗，而且可以通过降噪模块减小移位寄存器单元中上拉节点和输出端的噪音，改善了移位寄存器单元的输出效果。

图3-1是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，如图1所示，该移位寄存器单元可以包括：输入模块10、复位模块20、上拉模块30、下拉模块40和降噪模块50，参考图3-1，该驱动方法可以包括：

步骤301、输入阶段：第一电源信号端VDD输入的第一电源信号为第一电位，输入信号端INPUT输入的输入信号为第一电位，该输入模块10控制上拉节点PU的电位为第一电位。

步骤302、输出阶段：该上拉节点PU保持第一电位，第一时钟信号端CLK输入的第一时钟信号为第一电位，该上拉模块30在该上拉节点PU的控制下，向输出端OUTPUT输出该第一时钟信号。

步骤303、复位阶段：复位信号端RST输入的复位信号为第一电位，第二电源信号端VSS输入的第二电源信号为第二电位，该复位模块20控制该上拉节点PU的电位为第二电位。

步骤304、保持阶段：该第一时钟信号为第一电位，第二时钟信号端CLKB输入的第二时钟信号为第二电位，该上拉节点PU保持第二电位。

步骤305、降噪阶段：该第二时钟信号为第一电位，第三电源信号端VGL输入的第三电源信号为第二电位，该下拉模块40控制该下拉节点PD为第一电位，该降噪模块50在该下拉节点PD的控制下，分别向该上拉节点PU和该输出端OUTPUT输出该第三电源信号。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，该移位寄存器单元能够实现对显示装置中各行像素单元的双向扫描，并且该移位寄存器单元的电路结构和控制过程均较为简单。

图3-2是本发明实施例提供的一种移位寄存器单元的正向扫描的时序图，参考图2-1，在正向扫描时，该输入模块10可以包括：第一晶体管M1；该复位模块20可以包括：第二晶体管M2；该上拉模块30可以包括：第三晶体管M3和第一电容器C1；该下拉模块40可以包括：第四晶体管M4、第五晶体管M5和第二电容器C2；该降噪模块50可以包括：第六晶体管M6和第七晶体管M7。参考图3-2，该方法可以包括：

以第n级移位寄存器单元为例，在上述步骤301中，该输入阶段中T1，该第n级移位寄存器单元的输入信号端INPUT输入的该输入信号(即第n-1级移位寄存器单元的输出信号)为第一电位，该第一晶体管M1开启，该第一电源信号端VDD向该上拉节点PU输出该第一电源信号，该第一电源信号能够给第一电容器C1充电，从而使得该上拉节点PU的电位被拉高。同时，由于该输入阶段T1中，第二时钟信号端CLKB输入的第二时钟信号为第二电位，第四晶体管M4关断，该上拉节点PU的高电位使得第五晶体管M5开启，第三电源信号端VGL向下拉节点PD和第二电容器C2输出第三电源信号，该第三电源信号为第二电位，此时第六晶体管M6和第七晶体管M7关断，从而保证了信号的稳定输出。

在上述步骤302中，该输出阶段T2中，该上拉节点PU的电压由于自举效应(英文：bootstrapping)被进一步放大，该第三晶体管M3和第五晶体管M5开启，该第一时钟信号端CLK向该输出端OUTPUT输出驱动信号，该驱动信号即为该第一时钟信号，此时该第一时钟信号为第一电位；该第三电源信号端VGL向该下拉节点PD和第二电容器C2输出该第三电源信号，该第三电源信号为第二电位，从而实现对该下拉节点PD和第二电容器C2的放电，此时该第六晶体管M6和该第七晶体管M7关断，从而可以保证输出端OUTPUT稳定的输出该第一时钟信号。

在上述步骤303中，该复位阶段T3中，该复位信号端RST输入的复位信号(即第n+1级移位寄存器单元的输出信号)为第一电位，该第二晶体管M2开启，该第二电源信号端VSS向该上拉节点PU输出该第二电源信号，该第二电源信号为第二电位，此时第三晶体管M3和第五晶体管M5关断。

在上述步骤304中，该保持阶段T4中，该第一时钟信号为第一电位，第二时钟信号端CLKB输入的第二时钟信号为第二电位，该第四晶体管M4关断，因此不会对该下拉节点PD和第二电容器C2充电，该上拉节点PU保持第二电位，该第三晶体管M3关断，从而保证输出端OUTPUT的低压输出，保证了信号输出的稳定性。

在上述步骤305中，该降噪阶段T5中，该第二时钟信号为第一电位，该第四晶体管M4开启，该第二时钟信号端CLKB向该下拉节点PD输出该第二时钟信号，此时该下拉节点PD的电位为第一电位，该第六晶体管M6和该第七晶体管M7开启，该第三电源信号端VGL分别向该上拉节点PU、该输出端OUTPUT输出该第三电源信号，由于该第三电源信号为第二电位，因此可以对该上拉节点PU点及输出端OUTPUT进行放噪，使得该输出端OUTPUT由第一时钟信号端CLK产生的耦合(英文：Coupling)噪声电压得以消除，从而保证输出端OUTPUT的低压输出，保证了信号输出的稳定性。

需要说明的是，在下一帧扫描开始之前，该移位寄存器单元可以一直重复降噪阶段T5，在该降噪阶段T5中，该上拉节点PU一直保持第二电位，该下拉节点PD一直保持第一电位，因此该第六晶体管M6和第七晶体管M7一直保持开启状态，不断对上拉节点PU和输出端OUTPUT进行降噪。下一帧扫描开始后，当第n-1级移位寄存器单元输出的输出信号为第一电位时，该第n级移位寄存器单元即可再次执行该输入阶段T1。

参考图2-2，在反向扫描时，该输入模块10可以包括：第二晶体管M2；该复位模块20可以包括：第一晶体管M1；该上拉模块30可以包括：第三晶体管M3和第一电容器C1；该下拉模块40可以包括：第四晶体管M4、第五晶体管M5和第二电容器C2；该降噪模块50可以包括：第六晶体管M6和第七晶体管M7，该方法可以包括：

以第n级移位寄存器单元为例，在上述步骤301中，该输入阶段T1中，该第n级移位寄存器单元的输入信号端INPUT输入的该输入信号(即第n+1级移位寄存器单元的输出信号)为第一电位，该第二晶体管M2开启，该第一电源信号端VDD向该上拉节点PU输出该第一电源信号。

在上述步骤302中，该输出阶段T2中，该上拉节点PU保持第一电位，该第三晶体管M3和第五晶体管M5开启，该第一时钟信号端CLK向该输出端OUTPUT输出该第一时钟信号，该第三电源信号端VGL向该下拉节点PD输入该第三电源信号，该第六晶体管M6和该第七晶体管M7关断。

在上述步骤303中，该复位阶段T3中，该复位信号端RST输入的复位信号(即第n-1级移位寄存器单元的输出信号)为第一电位，该第一晶体管M1开启，该第二电源信号端VSS向该上拉节点PU输出该第二电源信号。

在上述步骤304中，该保持阶段T4中，该第一时钟信号为第一电位，第二时钟信号端CLKB输入的第二时钟信号为第二电位，该第四晶体管M4关断，该上拉节点PU保持第二电位，该第三晶体管M3关断；

在上述步骤305中，该降噪阶段T5中，该第二时钟信号为第一电位，第三电源信号端VGL输入的第三电源信号为第二电位，该第四晶体管M4开启，该第二时钟信号端CLKB向该下拉节点PD输出该第二时钟信号，该第六晶体管M6和该第七晶体管M7开启，该第三电源信号端VGL分别向该上拉节点PU、该输出端OUTPUT输出该第三电源信号。

需要说明的是，在下一帧扫描开始之前，该第n级移位寄存器单元可以一直重复降噪阶段T5，在该降噪阶段T5中，该上拉节点PU一直保持第二电位，该下拉节点PD一直保持第一电位，因此该第六晶体管M6和第七晶体管M7一直保持开启状态，不断对上拉节点PU和输出端OUTPUT进行降噪。下一帧扫描开始后，当第n+1级移位寄存器单元输出的输出信号为第一电位时，该第n级移位寄存器单元即可开始执行该输入阶段T1。

上述反向扫描的具体驱动过程可以参考正向扫描的驱动流程，本发明实施例对此不再赘述。

需要说明的是，在反向扫描时，该第一晶体管M1的第一极还可以继续与该第一电源信号端VSS相连，该第二晶体管M2的第一极可以继续与该第二电源信号端VDD相连，且该第三晶体管M3的第一极可以与该第二时钟信号端CLKB相连，该第四晶体管M4的第一极可以与该第一时钟信号端CLK相连，则在反向扫描的过程中，参考图3-2，该第一电源信号端VSS输入的第一电源信号可以为第二电位，该第二电源信号端VDD输入的第二电源信号为第一电位。也即是，在该移位寄存器在正向扫描和反向扫描之间切换时，可以不改变每个移位寄存器单元与各个电源信号端之间的连接关系，仅需调整每个电源信号端输入信号的电平高低，因此提高了该移位寄存器驱动时的灵活性。

还需要说明的是，在上述实施例中，均是以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7为N型晶体管，且第一电位为高电位，第二电位为低电位为例进行的说明。当然，该第一至第七晶体管还可以采用P型晶体管，当该第一至第十晶体管采用P型晶体管时，该第一电位为低电位，该第二电位为高电位，且该第一时钟信号端CLK和第二时钟信号端CLKB的电位变化可以与图3-2或图3-3所示的电位变化相反(即二者的相位差为180度)。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该移位寄存器单元包括：输入模块、复位模块、上拉模块、下拉模块和降噪模块，该移位寄存器单元能够实现对显示装置中各行像素单元的双向扫描，并且该移位寄存器单元的中仅包括七个晶体管和两个电容器，电路结构和控制过程均较为简单，不仅降低了移位寄存器的功耗，而且降噪过程中可以通过降噪模块减小该移位寄存器单元中上拉节点和输出端的噪音，改善了移位寄存器单元的输出效果。

图4是本发明实施例提供的一种栅极驱动电路的结构示意图，如图4所示，该栅极驱动电路可以包括至少两个级联移位寄存器单元，其中每个移位寄存器单元可以为如图1、图2-1或图2-2所示的移位寄存器单元。从图4中可以看出，每一级移位寄存器单元的输入信号端INPUT输入的输入信号为上一级移位寄存器单元的输出端OUTPUT输出的输出信号；每一级移位寄存器单元的复位信号端RST输入的复位信号为下一级移位寄存器单元的输出端OUTPUT输出的输出信号。此外，当第n级移位寄存器单元的上拉模块所连接的时钟信号端为第一时钟信号端CLK时，第n-1级和第n级的移位寄存器单元的上拉模块所连接的时钟信号端可以为第二时钟信号端CLKB。因此，当移位寄存器需要从正向扫描切换至反向扫描时，可以通过改变每个移位寄存器单元中上拉模块所连接的时钟信号端，以及改变第一电源信号端和第二电源信号端的电平，实现该移位寄存器双向扫描的切换。

另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图4所示的栅极驱动电路，该栅极驱动电路可以包括至少两个级联的如图1、图2-1或图2-2所示的移位寄存器单元。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。