1.一种移位寄存器，其特征在于，包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，
所述输入模块的第一端与信号输入端连接、第二端与第一电平信号端连接、第三端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；
所述第一生成模块的第一端与第一控制信号端连接、第二端与第二控制信号端连接、第三端与第三控制信号端连接、第四端与第四控制信号端连接、第五端与低电平信号端连接、第六端与高电平信号端连接、第七端与第一输入信号端连接、第八端与第二输入信号端连接、第九端与第三输入信号端连接、第十端与第一时钟信号端连接；所述第一生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；
所述下拉驱动模块的第一端与所述第一时钟信号端连接、第二端与所述第一节点连接、第三端与所述低电平信号端连接、第四端与第二节点连接、第五端与信号输出端连接；所述下拉驱动模块用于在所述第一时钟信号端、第一节点和信号输出端的控制下，控制所述第二节点的电位；
所述第二生成模块的第一端与所述第一控制信号端连接、第二端与所述第二控制信号端连接、第三端与所述第三控制信号端连接、第四端与所述第四控制信号端连接、第五端与所述低电平信号端连接、第六端与所述高电平信号端连接、第七端与所述第二输入信号端连接、第八端与所述第三输入信号端连接、第九端与第四输入信号端连接、第十端与第二时钟信号端连接；所述第二生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；
所述输出模块的第一端与所述第二时钟信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第二时钟信号通过所述信号输出端输出；
所述下拉模块的第一端与所述低电平信号端连接、第二端与所述第一节点连接、第三端与所述第二节点连接、第四端与所述信号输出端连接；所述下拉模块用于在所述第二节点的控制下，控制所述第一节点和信号输出端的电位；
所述复位模块的第一端与所述第一节点连接、第二端与第二电平信号端连接、第三端与复位信号端连接；所述复位模块用于在所述复位信号端的控制下，控制所述第一节点的电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一生成模块包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；
所述第一开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第二开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第三开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第四开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第五开关晶体管的源极与所述第一输入信号端连接、漏极与所述第一时钟信号端连接；
所述第六开关晶体管的栅极与所述第三控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第一时钟信号端连接；
所述第七开关晶体管的栅极与所述第四控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第一时钟信号端连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二生成模块包括：第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管、第十三开关晶体管和第十四开关晶体管；
所述第八开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第九开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十一开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十二开关晶体管的源极与所述第四输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十三开关晶体管的栅极与所述第三控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十四开关晶体管的栅极与所述第四控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第二时钟信号端连接。
4.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块包括：第十五开关晶体管、第十六开关晶体管和第十七开关晶体管；
所述第十五开关晶体管的栅极和源极分别与所述第一时钟信号端连接、漏极与所述第二节点连接；
所述第十六开关晶体管的栅极与所述第一节点连接、源极与所述低电平信号端连接、漏极与所述第二节点连接；
所述第十七开关晶体管的栅极与所述信号输出端连接、源极与所述低电平信号端连接、漏极与所述第二节点连接。
5.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第十八开关晶体管和第一电容；
所述第十八开关晶体管的栅极与所述第一节点连接、源极与所述第二时钟信号端连接、漏极与所述信号输出端连接；
所述第一电容连接在所述第一节点和所述信号输出端之间。
6.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第十九开关晶体管；
所述第十九开关晶体管的栅极与所述信号输入端连接、源极与所述第一电平信号端连接、漏极与所述第一节点连接。
7.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：第二十开关晶体管、第二十一开关晶体管和第二电容；
所述第二十开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述第一节点连接；
所述第二十一开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接；
所述第二电容连接在所述第二节点和所述低电平信号端之间。
8.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括：第二十二开关晶体管；
所述第二十二开关晶体管的栅极与所述复位信号端连接、源极与所述第二电平信号端连接、漏极与所述第一节点连接。
9.一种栅线集成驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅线集成驱动电路。