一种液晶显示面板的制作方法
【技术领域】
[0001]本发明涉及平面显示器的技术领域，尤其涉及具有延时功能的液晶显示面板。
【背景技术】
[0002]图1为现有液晶显不面板的结构不意图，其包括:液晶显不基板100、横纵交叉在液晶显示基板100内的多个栅极线(Gatel-GateN) 10和源极线(Sourcel-SourceN) 20、连接在栅极侧的栅极驱动器30、以及连接在源极侧的源极驱动器40。
[0003]图2是源极驱动器40的结构示意图，其包括:位于源极驱动器40的核心的数据锁存器41、通过8条信号线输出信号给数据锁存器41的串行并行变换器42、输出信号给数据锁存器41的移位寄存器43、接收数据锁存器41由8条信号线输出信号的数字模拟转换器44、接收数字模拟转换器44输出信号的缓冲放大器45，
[0004]串行并行变换器42将串行式数字数据(CLKP/N、LV[2:0]Ρ/Ν)接收后转换为并列式数字数据并通过8条信号线储存至数据锁存器41，信号E1输入移位寄存器43，移位寄存器43接收串行并行变换器42的脉冲信号周期(CLK)后会依照固定的周期(CLK)依序开启数据锁存器41的地址，数字模拟转换器44是将数据锁存器41的数字讯号转换为模拟信号，缓冲放大器45将数字模拟转换器44的模拟信号(OUT1、0UT2、0UT3…0UT960)输出至液晶显不基板100的源极线20。
[0005]图3为缓冲放大器的内部电路示意图，TP信号控制缓冲放大器45内部的开关(SWl?SW960)，当TP为高准位时，开关(SWl?SW960)开路，当TP为低准位时，开关(SWl?SW960)短路，缓冲放大器45将模拟讯号输出至液晶显示基板100的源极线20。
[0006]同时参阅图1，当栅极信号在液晶显示基板100内传输时，栅极线10的寄生电阻电容Cst会导致信号失真，通过在液晶显示基板100内取三个测试点50、60、70测量栅极线10及源极线20的电压。
[0007]图4所示为各测试点下源极线和栅极线的波形图的相对关系图，第一测试点50由于靠近栅极驱动器30的输入端，栅极线10信号失真较小；第三测试点70位于栅极线的最末端，其失真最大。从图4看出第三测试点70的栅极线波形下降缘已超过源极线波形的下降缘，如此会导致像素充入错误的源极电压。
[0008]为避免像素充入错误的源极线电压，实际电路设计时会将栅极线波形下降缘提前，图5为栅极线波形下降缘提前后各测试点的波形，图5的第三测试点70可看出栅极线波形下降缘在源极线波形下降缘之前，即在源极线电压变化之前已将像素的薄膜晶体管关闭，像素不会充入错误的源极电压，图5中栅极线波形下降缘提前的时间为TOE，TOE —般约为2微秒，以UHD分辨率(3840x2160)为例，每个像素的理想充电时间约为7微秒，若再扣除TOE的时间，像素实际的充电时间仅剩下5微秒。
[0009]未来平面显示器趋势朝向高分辨率及高更新率发展，两者都导致画素充电时间不断地减少，目前制程上的对策主要是采用低温多晶硅(LTPS)、铟镓锌氧化物(IGZO)、铜制程等技术，但目前还存在生产良率下降的问题。
【发明内容】
[0010]本发明揭示一种通过延时时间Td让源极输出可以匹配不同位置的栅极延时失真、增加像素充电时间的液晶显示面板。
[0011]本发明提供一种液晶显示面板，其包括:液晶显示基板、横纵交叉在液晶显示基板内的多个栅极线和多个源极线、连接在栅极侧的栅极驱动器、以及连接在源极侧的源极驱动器，所述源极驱动器包括将源极驱动器的输出信号输出至液晶显示基板的源极线的多个缓冲放大器，每个缓冲放大器连接一脉冲延时电路，该脉冲延时电路使相邻两个缓冲放大器输出至液晶显示基板的源极线的时序延时一段时间。
[0012]其中，所述每个缓冲放大器包括:一放大器和一开关，输入TP信号通过一输出线与开关连接，其中，开关的一端与放大器连接，开关的另一端与源极驱动器的输出信号连接，输出线与开关连接，所述脉冲延时电路的脉冲输入信号端与输出线连接，脉冲延伸电路的脉冲输出信号端与开关连接。
[0013]其中，脉冲延时电路包括:依序串联连接的四个反相器:第一反相器、第二反相器、第三反相器、以及第四反相器；串联连接在第二反相器和第三反相器之间的电阻；一电容，电容一端并联在第一反相器和第二反相器之间，电容另一端并联在电阻和第三反相器之间，其中，脉冲输入信号端与第一反相器连接，脉冲输出信号端与第四反相器连接。
[0014]其中，脉冲延时电路的延时时间由电阻电容的时间常数T决定。
[0015]其中，脉冲延伸电路的脉冲输出信号端也与相邻的缓冲放大器的输出线连接。
[0016]其中，当TP信号为高准位时，开关开路；当TP信号为低准位时，通过脉冲延时电路使开关依序短路，使相邻两个缓冲放大器输出至液晶显示基板的源极线的时序延时一段时间。
[0017]其中，在液晶显示基板内取三个测试点:第一测试点、第二测试点以及第三测试点，其中第一测试点靠近栅极驱动器的输入端，第三测试点靠近位于栅极线的最末端，第二测试点位于第一测试点和第三测试点的之间，测试时:第一测试点的源极输出无延时，第二测试点的输出延时了时间T0E/2，第三测试点输出延时了时间Τ0Ε，三个测试点的栅极波形下降缘皆在对应的源极波形下降缘之前。
[0018]其中，假设液晶显示基板的分辨率为n*m，x个源极驱动器及y个栅极驱动器源极驱动器输出信道为n*3/x，栅极驱动器输出信道为m/y，第一个源极驱动器靠近栅极驱动器，TP信号由第一个源极驱动器输入，经源极驱动器内部的脉冲延时电路逐渐延时后产生一个TP’信号提供给第二个源极驱动器，TP’信号时序上较TP信号延时了 n*3*Td/x，如果栅极驱动器由第一个源极驱动器到第X个源极驱动器的延时为Τ0Ε，液晶显示基板内总共有Z条源极线，所述脉冲延时电路的延时时间为Td = Τ0Ε/Ζ。
[0019]本发明通过在源极驱动器的每个输出缓冲放大器之间增加一脉冲延时电路，使相邻两个源极输出时序相对延时一段时间Td，延时时间Td由脉冲延时电路内的电阻及电容来控制调整，通过延时时间Td让源极输出可以匹配不同位置的栅极延时失真，与现有技术相比，本发明可以增加像素充电时间。
【附图说明】
[0020]图1为现有液晶显不面板的结构不意图；
[0021]图2为图1所不液晶显不面板的源极驱动器的结构不意图；
[0022]图3为图2所示源极驱动器的缓冲放大器的电路示意图；
[0023]图4为图1标示的三个测试点下源极线和栅极线的波形图的相对关系图；
[0024]图5所示根据图4将栅极线波形下降缘提前后的源极线及栅极线的波形图；
[0025]图6所示为本发明脉冲延时电路的结构示意图；
[0026]图7所示为图6所示延时电路的脉冲延时电路波形图；
[0027]图8所示为本发明缓冲放大器的结构示意图；
[0028]图9所示为本发明加上脉冲延时电路后栅极与源极波形图；
[0029]图10所不为本发液晶显不面板的结构不意图。
【具体实施方式】
[0030]下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
[0031]图1为本发明液晶显不面板的结构不意图，其包括:液晶显不基板100、横纵交叉在液晶显示基板100内的多个栅极线(Gatel-GateN) 10和源极线(Sourcel-SourceN) 20、连接在栅极侧的栅极驱动器30、以及连接在源极侧的源极驱动器40。
[0032]虽然图1和图2是现有技术的不意图，但本发明的液晶显不面板和源极驱动器40的结构示意图与现有技术的图一样，就不重复标示了，相同部件的编号在现有技术和本发明中米用同一编号。
[0033]图6所示为本发明脉冲延时电路的结构示意图，脉冲延时电路200包括:依序串联连接的四个反相器:第一反相器201、第二反相器202、第三反相器203、以及第四反相器204 ;串联连接在第二反相器202和第三反相器203之间的电阻R205 ;—电容C206，电容C206 一端并联在第一反相器201和第二反相器202之间，电容C206另一端并联在电阻R205和第三反相器203之间。
[0034]脉冲延时电路200的延时时间由电阻电容RC的时间常数T决定:T = RC。R和C的值越大，脉冲的延时时间越长。
[0035]U1是脉冲输入信号，U。是脉冲输出信号。
[0036]图7是脉冲延时电路波形图，同时参阅图6，!^是输入的脉冲信号并输入至第一反相器201内，Ua是输入的脉冲信号U工经过第一反相器201后的波形，U D是脉冲信号U A经过第二个反相器202及电容206、电阻205的迟滞