中未显示)提供影像数据;栅极驱动集成是电性耦接该源极驱动电路用以向形成在基板204上并与其电性耦接的多条栅极线(图中未显示)循序提供栅极脉冲信号，以使电性耦接至各栅极线的薄膜晶体管(图中未显示)电性导通，该液晶显示装置201另包含一系统电路213与源极驱动电路14电性耦接并通过数据信号线SDIl?SDI6以及时脉信号线HCLK提供数据信号与时脉信号给源极驱动电路202，该栅极驱动电路203也接收该数据信号SDIl?SDI4以作为输入信号而栅极驱动电路203，其中该系统电路213可制作在基板204或者在基板204外的外部系统。
[0023]该源极驱动电路202包含频率调整电路208以及电性耦接该的多个第一取样保持电路207，该频率调整电路208可由多个除频电路或多个延迟电路串联组成在本说明书中是以延迟单元为例来说明，接收由系统电路213所提供的时脉信号并输出多个第二输出信号并由最后一级输出第一输出信号OUTl，其中，该多个第二输出信号0UT2分别输出至对应的第一取样保持电路207，而该第一输出信号输出至栅极驱动电路;该多个第一取样保持电路207接收该多个第二输出信号0UT2、数据信号SDIl?SDI6以及由栅极驱动电路所输出的第一控制信号CTLl以输出像素数据信号至该多个数据线。
[0024]该栅极驱动电路203包含控制信号产生电路209、第二取样保持电路210、位准转换电路210以及解码电路211，该控制信号产生电路209接收由该频率调整电路208所输出的该第一输出信号OUTl并分别输出第一控制信号CTL1、第二控制信号CTL2以及开关控制信号SW，第二取样电路电性耦接该信号产生电路209并接收第二控制信号CTL2、开关控制信号SW以及数据信号SDIl?SDI4以输出解码信号DO?D3，接收数据线的数量与栅极线得数量有关系，举例来说16条栅极线则需要16个栅极驱动信号因此需要四个第二取样保持电路，每一第二取样保持电路需要连接一条数据序号线作为输入信号，因此需要接收SDIl?SDI4四个数据信号，因此，若第二取样保持电路的数量为N而栅极线的数量为M，则两者的关系为M =2N;位准转换电路212将解码信号的位准转换适于解码电路211使用的信号位准，解码电路211根据解码信号DO?SD3输出对应的栅极线驱动信号以开启对应该栅极线的像素，其中，该位准转换电路212根据不同的需求而可以选择性使用，若解码信号的位准适用于解码电路的位准则可以不需要使用位准转换电路212，反之，若解码信号的位准适用于解码电路的位准则可以不需要使用位准转换电路212。
[0025]参考图3，控制信号产生电路303包含有多个延迟电路，第一延迟电路301电性耦接频率调整电路208以接收该第一输出OUTl信号以输出第二控制信号CLT2以及第一延迟信号Del，第二延迟电路302电性耦接该第一延迟电路并接收第一延迟信号Del以输出开关控制信号SW以及第二延迟信号De2，第三延迟电路303电性耦接该第二延迟电路并接收第二延迟信号De2以输出第一控制信号CTLl。
[0026]参考图4，以一个具有16条栅极线的显示器为例，栅极驱动电路具有四个第二取样保持电路400分别电性耦接数据信号线SDII?SDI4，每一第二取样保持电路400具有第一寄存器401电性耦接对应的数据信号线并根据第二控制信号CTL2(HSR[20])暂存对应的数据信号线所输出的数据信号，第二暂存电路402电性耦接该第一暂存单元并根据该开关控制信号SW(HSR[21])暂存该数据信号以及推力加强电路403具有一第一端电性耦接该第二暂存单元402以及一第二端电性耦接解码电路；以电性耦接数据线SDIl的第二取样保持电路为例，第一寄存器401电性耦接对应的数据信号线SDIl并根据第二控制信号CTL2(HSR[20])暂存对应的数据信号线SDIl所输出的数据信号，第二暂存电路电性402耦接该第一暂存单元401并根据该开关控制信号SW(HSR[21])暂存该数据信号以及推力加强电路403具有一第一端电性耦接该第二暂存单元402以及一第二端电性耦接解码电路以输出解码信号DO。其中，第一暂存电路401包含第一开关电路SWTl举例来说可以一个互补式金属氧化物半导体场效晶体管(Complementary Metal-Oxide Semiconductor Field Effect Transistor,CMOSFET)开关来实现，电性耦接数据信号线SDIl以接收该数据信号并根据该第二控制信号CTL2(HSR[20])导通该第一开关SWT1，第二开关电路SWT2具有一输出端与一输入端，该输入端电性耦接该第一开关电路SWTl并根据该反向的第二控制信号CTL2(XHSR[20])导通该开关电路以及一反向电路INVl举例来说可以两个反向电路串联来实现，具有一第一端与一第二端，该第一端电性耦接该第二开关电路SWT2的该输入端;该第二端电性耦接该第二开关电路SWT2的输出端，第二暂存电路包括第三开关电路SWT3以及第四开关电路SWT4，第三开关电路SWT3具有第一数据接收端以及第一数据输出端，第四开关电路SWT4具有第二数据接收端以及第二数据输出端，第一数据接收端电性耦接反向电路INVl中的第二反向电路的输出端，第二数据接收端端电性耦接反向电路INVl中的第一反向电路的输出端，并根据开关信号SW(HSR[21])导通该第三开关以及第四开关，数据锁存电路LATl具有第三与第四反向电路，第三反向器的输出端与第四反向器的输入端电性耦接并与第一数据输出端电性耦接，第四反向器的输出端与第三反向器的输入端电性耦接电性耦接并与第二数据输出端以锁存数据信号，推力加强电路403，举例来说可以以多个反向电路串联来实现电性，耦接第一数据输出端，用以将锁存的数据输出。第一取样保持电路的结构与第二取样保持电路的结构相同，唯一不同的地方是接受的信号不同，第一取样保持电路对应第一开关电路与第二开关电路的部分是接收第一输出信号OUTl (HSR[22])来决定是否导通开关，对应第三开关电路的部分则是接收第一控制信号CTL1(HSR[20])来决定是否导通开关，为求简化将不再赘述第一取样保持电路，而开关电路并不限于仅使用开关来实现，也可使用N型金属氧化物半导体(NMOS)开关、P型金属氧化物半导体(PMOS)开关或CMOS开关。
[0027]参见图5至图9，接下来将以第一取样保持电路的第一级以及第二取样保持电路的第一级为例来说明动作原理。请参考图5，HSR17?HSR19为频率调整电路208最后三级的输出信号，HSR20(第二控制信号)、HSR21(开关控制信号)以及HSR22(第一控制信号)为控制信号产生电路209的输出信号，SDIl?SDI4为数据信号。
[0028]在Tl时间周期，HSR18为高电位，HSR19?HSR22皆为低电位，第一取样保持电路第一 S1、第三S3以及第四S4开关电路与第二取样保持电路的第五S5、第六S6以及第七S7开关电路皆为关闭的状态，因此第一取样保持电路的输出为上一个状态R35，第二取样保持电路的输出为上一个状态D0。
[0029]接下来，参考图6，到T2时间周期，HSR19为高电位，HSR18以及HSR20?HSR22为低电位，第一取样保持电路的第一开关电路SI导通，第二开关电路S2、第三开关电路S3以及第四开关电路S4关闭，因此读入SDIl的数据R37至A端点同时由于第三开关电路S3以及第四开关电路S4关闭因此输出端仍为R35，第二取样保持电路的第五开关电路S5关闭，第六开关电路S6导通，第七开关电路S7关闭以及第八开关电路S8关闭，因此输出仍为上一个状态D0。
[0030]请参考图7，在T3时间周期，HSR18?19为低电位，HSR20为高电位，HSR21?22为低电位，第一取样保持电路的第一开关电路SI关闭，第二开关电路S2导通，第三开关电路S3以及第四开关电路S4关闭，因此读入SDIl的数据R37被锁存在A端点由于第三开关电路S3以及第四开关电路S4关闭因此输出端仍为R35(上一个状态)，第二取样保持电路的第五开关电路S5导通，第六开关电路S6关闭，第七开关电路S7关闭以及第八开关