专利名称：多透射相位掩模及其制造方法
技术领域：
本发明涉及光刻技术，并更特别地涉及一种用于防止半导体微细图案的劣化从而以高精度实现临界尺寸(critical dimension)的多透射相位掩模(multi-transmission phase mask)及其制造方法。
背景技术：
如同对于动态随机存储器(DRAM)或闪速存储器，若预定的半导体微细图案在光掩模上以相同的形状重复，由于曝光设备分辨率的限制导致的透镜象差，会发生其中光掩模的图案设计不一致地投影到晶片上的光学邻近效应(optical proximity effect)，导致晶片上的图案与光掩模上的图案不同。例如，在用于具有孔状图案的掩模的曝光过程中，诸如存储节点接触(storagenode contact)等，由于分辨率的限制和图案单元(pattern unit)之间的微小间隙而出现了光学邻近效应，使得曝光在晶片上的孔状图案的图像不具有圆形形状而是变形的形状。
为补偿晶片上图案的结果形状上的这种光学邻近效应，尽管现有技术中已经提出了修改掩模图案形状的方法或为掩模图案增加辅助图案(assistant pattern)的方法，仍然存在以高精度实现图案的临界尺寸的困难。
为解决上述问题，提出了一种方法，其中诸如存储节点接触等的微细图案的临界尺寸通过使用允许将用于曝光的光以不同的相位透射到特定的图案单元以及到图案单元之间的间隙的多透射相位掩模(MTPM)来实现。
图1a至1c示出了传统多透射相位掩模的一个示例，其中图1b为沿图1a的线A-A′截取的垂直截面图，而图1c为沿图1a的线B-B′截取的垂直截面图。
传统的多透射相位掩模的一个示例包括形成在透光衬底10上从而防止光从其透过并限定存储节点接触以及接触之间间隙的光屏蔽层12，以及通过蚀刻存储节点接触之间的行方向上的间隔中的透光衬底10至预定深度而形成的移相区域14。此时，每个存储节点接触用来为透射的光提供0°相位延迟，存储节点接触之间的透光衬底10的表面暴露于外界。同时，通过经光屏蔽层12蚀刻透光衬底10至预定深度而形成的并且限定行的存储节点接触之间的距离的移相区域14用来为透射光提供180°相位延迟。因此，存储节点接触中的透光衬底10为透射光提供0°的相位延迟，而形成在存储节点接触之间的行方向上的间隙上的移相区域14为透射光提供180°的相位延迟，由此在透光衬底10与移相区域14之间产生约180°的相位差，因而补偿了掩模图案之间的光学邻近效应。
图2a至2c示出了传统多透射相位掩模的另一个示例，其中图2b为沿图2a的线A-A′截取的垂直截面图，而图2c为沿图2a的线B-B′截取的垂直截面图。
传统的多透射相位掩模的该另一个示例包括形成在透光衬底10上从而防止光从其透过并限定存储节点接触以及接触之间间隙的光屏蔽层12，以及通过蚀刻存储节点接触之间的列方向上的间隔中的透光衬底10至预定深度而形成的移相区域14。此时，每个存储节点接触用来为透射光提供0°相位延迟，存储节点接触之间的透光衬底10的表面暴露于外界。同时，通过经光屏蔽层12蚀刻透光衬底10至预定深度而形成的并且限定列的存储节点之间的距离的移相区域14用来为透射光提供180°相位延迟。因此，存储节点接触中的透光衬底10与形成在存储节点接触之间的列方向上的间隙上的移相区域14之间产生约180°的相位差，从而补偿了掩模的图案之间的光学邻近效应。
对此，多透射相位掩模提供0°相位延迟的图案与作为多透射相位掩模的图案之间的间隙且提供180°相位延迟的移相区域14之间的叠加(overlay)的精确调整确保了图案的更高临界尺寸。
即，当提供产生如图3a所示的相位差的图案与图案间的间隙之间的正确叠加时，能够以高精度实现所需要的图案外形和图案的临界尺寸，而当如图3b所示以约20nm的偏差提供图案与图案单元间的间隙之间的不正确的叠加时，诸如铬膜的光屏蔽层存在于图案及图案单元间的间隙中，由此提供了不期望的临界尺寸。另外，如图3c和3d所示，在产生相位差的图案与间隙的正确叠加的情况下，获得了良好的光强，而在不正确叠加的情况下，光强减小，使得难以确保图案的所需要的临界尺寸。
发明内容
本发明为解决上述问题而提出，并且本发明的一个目的在于提供一种多透射相位掩模，其设置有光屏蔽层和移相区域(phase shift region)，使得每个图案区域(pattern region)提供180°的相位延迟，而图案区域之间的间隙提供0°的相位延迟，由此以高精度实现诸如存储节点接触的半导体的微细且重复的图案，及图案的临界尺寸。
本发明的另一目的在于提供一种制造多透射相位掩模的方法，包括用于形成每个具有180°相位的多个图案区域的首次构图工艺，以及用于形成具有0°相位的图案区域之间的间隙的二次构图工艺，由此以高精度实现诸如存储节点接触的半导体的微细且重复的图案，及图案临界尺寸。
根据本发明的一个方面，上述及其它目的可以通过提供一种用于曝光设备的多透射相位掩模来实现，包括该掩模的透光衬底；光屏蔽层，形成在透光衬底上，从而防止光从其透过，并限定出半导体的多个图案区域；以及移相区域，其形成在邻近的图案区域之间，使得透光衬底在邻近的图案区域之间的表面的预定部分暴露于外界，每个区域通过经光屏蔽层蚀刻透光衬底至预定深度形成。
根据本发明的另一方面，提供一种制造用于曝光设备的掩模的方法，包括步骤在透光衬底上形成光屏蔽层后首次构图光屏蔽层；通过经首次构图的光屏蔽层蚀刻透光衬底至预定深度形成半导体的多个图案区域；以及二次构图光屏蔽层并在半导体的邻近的图案区域之间形成移相区域，使得透光衬底在邻近的图案区域之间的表面的预定部分暴露于外界。
通过以下结合附图进行的详细描述，本发明的上述和其它目的及特征将更加清晰易懂，附图中图1a至1c示出了传统多透射相位掩模的一个示例；图2a至2c示出了传统多透射相位掩模的另一个示例；图3a至3d示出了传统多透射相位掩模的图案与图案间的间隙之间的正确和不正确相位叠加(phase overlay)的情况，以及用于比较这些情况中光强的曲线图；图4a至4c为分别示出根据本发明一优选实施例的多透射相位掩模的平面图和垂直截面图；图5a至5c为分别示出根据本发明另一优选实施例的多透射相位掩模的平面图和垂直截面图；图6a至6b为示出制造本发明的多透射相位掩模的方法中的首次曝光工艺的示意图；图7a至7c为示出本发明的方法中的首次蚀刻工艺的示意图；图8a和8b为示出本发明的方法中的二次曝光工艺的示意图；图9a至9d为示出本发明的方法中的二次蚀刻工艺的示意图；图10示出了用于制造本发明的多透射相位掩模的改进的照明系统的一个示例；以及图11示出了使用本发明的多透射相位掩模和改进的照明系统进行曝光工艺时曝光在晶片上的存储节点接触的图案。
具体实施例方式
现在，将参照附图详细描述优选实施例。
图4a至4c为分别示出根据本发明一优选实施例的多透射相位掩模的平面图和垂直截面图，其中图4b为沿图4a的线A-A′截取的垂直截面图，图4c为沿图4a的线B-B′截取的垂直截面图。
根据本发明一实施例的多透射相位掩模包括透光衬底100；光屏蔽层102，诸如铬膜，形成在透光衬底100上，从而防止光从其透过并限定半导体的多个图案区域(pattern region)104；以及移相区域(phase shift region)106，其形成在邻近的图案区域104之间，使得透光衬底100的预定部分在邻近的图案区域104之间暴露于外界(例如，在行方向上)。
在本发明的多透射相位掩模中，半导体的图案区域104通过经光屏蔽层102蚀刻透光衬底100至预定深度形成，并用来提供180°相位延迟。
在本发明的多透射相位掩模中，移相区域106对应于透光衬底100在光屏蔽层102的去除部分之间的暴露于外界的区域，并用于提供0°相位延迟。此时，移相区域106形成在半导体的行方向上的图案区域104之间。
由此，在本发明的多透射相位掩模中，由于诸如存储节点接触等的每个图案区域104为透射光提供180°相位延迟，并且形成于图案区域之间的行方向上的间隙上的移相区域106为透射光提供0°相位延迟，其间产生了180°相位差，由此补偿了图案区域之间的微细间隙中出现的光学邻近效应。此时，必须控制透光衬底100的蚀刻深度，使得诸如存储节点接触等的每个图案区域104提供180°相位延迟。
这样，当使用本实施例的多透射相位掩模通过曝光设备(诸如KrF曝光设备)执行曝光工艺时，由于发生在图案区域之间的微细间隙中的光学邻近效应导致的不期望的诸如存储节点接触的图案形状、或图案的临界尺寸不精确的问题可以通过在诸如存储节点接触等的图案区域之间的行方向上的间隙上提供180°相位差的移相区域106解决。
图5a至5c为分别示出根据本发明另一优选实施例的多透射相位掩模的平面图和垂直截面图，其中图5b为沿图5a的线A-A′截取的垂直截面图，图5c为沿图5a的线B-B′截取的垂直截面图。
根据本发明另一实施例的多透射相位掩模包括透光衬底100；光屏蔽层102，诸如铬膜，其形成在透光衬底100上，从而防止光从其透过并限定半导体的多个图案区域104；以及移相区域106，其形成在邻近的图案区域104之间，使得透光衬底100的预定区域在邻近的图案区域104之间暴露于外界(例如，在列方向上)。
在本实施例的多透射相位掩模中，每个半导体图案区域104通过经光屏蔽层102蚀刻透光衬底100至预定深度形成，并用来提供180°相位延迟。
在本实施例的多透射相位掩模中，移相区域106对应于透光衬底100的在光屏蔽层102的去除部分之间暴露于外界的区域，并用来提供0°相位延迟。此时，移相区域106形成在半导体的列方向上的图案区域104之间。
由此，在本实施例的多透射相位掩模中，由于诸如存储节点接触等的每个图案区域104为透射光提供180°相位延迟，并且形成在图案区域之间的列方向上的间隙上的移相区域106为透射光提供0°相位延迟，其间产生了180°相位差，由此补偿了图案区域之间的微细间隙中出现的光学邻近效应。此时，必须控制透光衬底100的蚀刻深度，使得诸如存储节点接触等的每个图案区域104提供180°相位延迟。
这样，当使用本实施例的多透射相位掩模通过曝光设备(诸如KrF曝光设备)执行曝光工艺时，发生在图案区域之间的微细间隙上的光学邻近效应可以通过诸如存储节点接触等的图案区域之间的列方向上的间隙中的提供180°相位差的移相区域来补偿，由此确保存储节点接触的精确图案外形和图案的临界尺寸。
参照图6a至9c，将描述制造根据本发明一实施例的多透射相位掩模的方法。
图6a和6b为示出本发明的方法中的首次曝光(primary exposure)工艺的示意图，其中图6b为沿图6a的线C-C′截取的垂直截面图。
如图6a和6b所示，在例如玻璃衬底的透光衬底200上形成铬膜作为光屏蔽层202。随后，在光屏蔽层202上形成光致抗蚀剂204，并使用电子束曝光设备进行首次曝光工艺，从而曝光光致抗蚀剂的多个区域，其将在多透射相位掩模上限定多个图案区域。
在光致抗蚀剂204和206上进行显影工艺，从而仅去除曝光的光致抗蚀剂区域206，由此形成光致抗蚀剂204的图案区域，其成为诸如存储节点接触等的半导体图案区域。
图7a至7c为示出本发明的方法中的首次蚀刻工艺的示意图，其中图7b和7c为沿图7a的线D-D′截取的垂直截面图。
如图7a至7c所示，在光屏蔽层202的于光致抗蚀剂的图案区域之间暴露于外界的多个区域上进行首次构图工艺，其将限定半导体的图案区域。因此，通过使用等离子蚀刻设备的首次蚀刻工艺形成多个光屏蔽层图案202a，并且光屏蔽层图案202a之间暴露于外界的透光衬底200被蚀刻至预定深度，由此形成半导体的多个图案区域207，其为透射光提供180°相位延迟。然后，残留的光致抗蚀剂通过二次等离子体蚀刻工艺去除。
图8a和8b为示出本发明的方法中的二次曝光工艺的示意图，其中图8b为沿图8a的线E-E′截取的垂直截面图。
如图8a和8b所示，另一光致抗蚀剂208形成于首次构图的光屏蔽层202a上之后，使用电子束曝光设备进行二次曝光工艺，从而曝光光致抗蚀剂208的预定部分210，其将限定多透射相位掩模的图案区域之间的间隙。以线形形成图案区域之间的间隙。
在光致抗蚀剂208和210上进行显影工艺，从而去除光致抗蚀剂208的曝光部分210，由此形成保留的光致抗蚀剂208的图案，其中限定了诸如存储节点接触等的半导体图案区域之间的间隙。
图9a至9d为示出本发明的方法中的二次蚀刻工艺的示意图，其中图9b至9d为沿图9a的线F-F′、G-G′、以及H-H′截取的垂直截面图。
如图9a至9d所示，对通过光致抗蚀剂的图案区域之间的去除部分暴露于外界的光屏蔽层图案202a进行二次构图工艺，其限定半导体图案区域之间的间隙。因此，使用等离子体蚀刻设备通过二次蚀刻工艺蚀刻光屏蔽层图案202b，由此透光衬底200的表面通过光屏蔽层图案202b暴露而形成移相区域212。此时，移相区域212为透射光提供0°相位延迟，并对应于半导体的图案区域207之间的行或列方向上的间隙。随后，通过二次等离子体蚀刻去除剩余的光致抗蚀剂。
在用于制造根据本发明的多透射相位掩模的方法中，移相区域212在形成半导体的图案区域207之后形成。可选择地，在制造根据本发明的多透射相位掩模时，在通过图6a至7b的工艺形成半导体图案区域207之前，可以通过图8a至9d的工艺形成移相区域212。
在通过如上所述方法制造的本发明的多透射相位掩模中，由于诸如存储节点接触等的半导体图案区域207为透射光提供180°相位延迟，并且图案区域207之间的移相区域212为透射光提供0°相位延迟，在这些区域中产生180°相位差，由此补偿了在图案区域之间的微细间隙中出现的光学邻近效应。此时，必须控制透光衬底100的蚀刻深度，使得诸如存储节点接触的图案区域207提供180°相位延迟。
另外，在用于制造本发明的多透射相位掩模的方法中，由于半导体图案区域207和其间的提供180°相位差的移相区域212通过两个曝光工序和构图(蚀刻)工序形成，可以提供图案区域和间隙的正确叠加，其提供了180°相位差。
同时，在图6a和8a所示的曝光工艺期间使用了一种改进的照明系统(illumination system)，其具有每个有预设开口角(opening angle)的至少两个开口极(opening pole)。此时，改进照明系统中开口极的数量、开口极的开口角、并且开口角的方向根据多透射相位掩模中的移相区域的位置而确定。
图10示出了用于本发明的改进的照明系统的一个示例。如图10所示的改进照明系统为具有六极(hexapole)的改进照明系统，其中六极的每一极具有，例如相对垂直轴的15°的开口角α、相对水平轴的15°的开口角β、以及由一对极限定的60°的开口角γ。
因此，根据本发明，在利用具有六极的改进照明系统调整多透射相位掩模的相位和光透射率的同时，进行曝光工艺。
图11示出了使用本发明的多透射相位掩模和改进的照明系统进行曝光工艺时曝光在晶片上的存储节点接触的图案。
当利用0.80NA KrF曝光设备使用如图10所示的改进照明系统和如图5a所示具有95nm半间距(half pitch)的存储节点接触的多透射相位掩模在晶片上进行曝光工艺时，如图11所示的均匀存储节点接触图案的图像通过曝光工艺形成在晶片上。此时，焦深(DOF)为0.5μm，并且曝光工艺的曝光限制(EL)为12.7％。
同时，尽管多透射相位掩模的诸如存储节点接触等的半导体的图案在上述实施例中描述为具有矩形图案，本领域技术人员显见，诸如为上述图案区域增加辅助图案区域(assistant pattern region)、改变图案形状、以及调整移相区的位置等的各种改动是允许的。而且，透光衬底和光屏蔽层也可以由其它材料制成，使得半导体图案区域与图案区域间的间隙之间产生预定的相位差。
由上述描述显见，根据本发明，利用形成在透光衬底上的光屏蔽层和通过蚀刻透光衬底至预定深度形成的移相区域，每个图案区域提供180°相位延迟，并且图案区域之间的间隙提供0°相位延迟，使得其间产生180°相位差，由此以高精度实现了诸如存储节点接触的半导体的微细且重复的图案外形，以及图案的临界尺寸。
另外，根据本发明，具有180°相位的图案区域通过首次构图工艺形成，并且具有0°相位的间隙通过二次构图工艺形成，使得提供相位差的图案区域和图案区域中的间隔的叠加可以匹配，由此以高精度实现诸如存储节点接触的半导体的微细且重复的图案外形，以及图案的临界尺寸。
应理解，实施例和附图为说明目的而进行了描述，本发明由所附权利要求限定。另外，本领域技术人员可以理解，在不脱离所附权利要求限定的范围和精神的基础上，各种改动、增加和替换是允许的。
权利要求
1.一种用于曝光设备的多透射相位掩模，包括该掩模的透光衬底；光屏蔽层，其形成在所述透光衬底上，从而防止光从其透过并限定半导体的多个图案区域；以及移相区域，其形成在邻近的图案区域之间，使得所述透光衬底的在所述半导体的所述邻近的图案区域之间的表面的预定部分暴露于外界，所述半导体的所述图案区域通过经所述光屏蔽层蚀刻所述透光衬底至预定深度形成。
2.根据权利要求1的掩模，其中所述移相区域相对于所述图案区域具有180°的相位差。
3.根据权利要求1的掩模，其中所述移相区域形成在所述邻近的图案区域之间的行的方向上。
4.根据权利要求1的掩模，其中所述移相区域形成在所述邻近的图案区域之间的列的方向上。
5.根据权利要求1的掩模，其中每个所述图案区域包括辅助图案区域。
6.一种制造用于曝光设备的多透射相位掩模的方法，包括步骤在透光衬底上形成光屏蔽层后首次构图所述光屏蔽层；通过使用所述首次构图的光屏蔽层蚀刻所述透光衬底至预定深度形成半导体的多个图案区域；以及二次构图所述光屏蔽层并在所述半导体的邻近的图案区域之间形成移相区域，使得所述透光衬底的表面的预定部分在所述半导体的所述邻近的图案区域之间暴露于外界。
7.根据权利要求6的方法，其中所述移相区域相对于所述图案区域具有180°的相位差。
8.根据权利要求6的方法，其中所述移相区域形成在所述邻近的图案区域之间的行的方向上。
9.根据权利要求6的方法，其中所述移相区域形成在所述邻近的图案区域之间的列的方向上。
10.根据权利要求6的方法，其中所述光屏蔽层的所述首次构图包括使用改进的照明系统的曝光工艺和蚀刻工艺，该改进的照明系统具有每个有预置的开口角的至少两极。
11.根据权利要求6的方法，其中所述光屏蔽层的所述二次构图包括使用改进的照明系统的曝光工艺和蚀刻工艺，该改进的照明系统具有每个有预置的开口角的至少两极。
全文摘要
本发明公开了一种多透射相位掩模及制造该多透射相位掩模的方法。该方法包括在透光衬底上形成光屏蔽层后首次构图光屏蔽层，通过使用首次构图的光屏蔽层蚀刻透光衬底至预定深度形成半导体的多个图案区域，以及二次构图光屏蔽层并在半导体的邻近的图案区域之间形成移相区域，使得透光衬底的在半导体的邻近的图案区域之间的表面的预定部分暴露于外界。每个图案区域提供180°相位延迟，而图案区域之间的间隙提供0°相位延迟，由此以高精度实现微细图案以及图案的临界尺寸。
文档编号G03F1/34GK1797190SQ20051006725
公开日2006年7月5日 申请日期2005年4月20日 优先权日2004年12月30日
发明者朴赞河 申请人:海力士半导体有限公司