阵列基板和显示装置的制作方法

文档序号:20915447发布日期:2020-05-29 13:27阅读:来源:国知局

技术特征:

1.一种阵列基板,其特征在于,具备:

电极部,其在第1方向及与上述第1方向交叉的第2方向上各排列配置有多个;

电容形成部,其在上述第1方向和上述第2方向上各排列配置有多个,并配置为隔着绝缘膜与上述电极部重叠;

第1电容配线,其与上述电容形成部包括相同导电膜,沿着上述第1方向延伸,并与在上述第1方向上相邻的上述电容形成部中的每一个电容形成部相连;以及

第2电容配线,其与上述电容形成部包括相同导电膜,沿着上述第2方向延伸,并与在上述第2方向上相邻的上述电容形成部中的每一个电容形成部相连。

2.根据权利要求1所述的阵列基板,具备:

第1配线,其配置于在上述第2方向上相邻的上述电极部之间,沿着上述第1方向延伸,并隔着绝缘膜与上述第2电容配线交叉;以及

第2配线,其配置于在上述第1方向上相邻的上述电极部之间,沿着上述第2方向延伸,并隔着绝缘膜与上述第1电容配线交叉。

3.根据权利要求2所述的阵列基板,具备:

开关元件,其具有栅极电极、源极区域、沟道区域以及漏极区域,上述栅极电极连接到上述第1配线,上述源极区域连接到上述第2配线,上述沟道区域包括半导体膜,一端侧连接到上述源极区域,且上述沟道区域以隔着栅极绝缘膜与上述栅极电极重叠的方式相对于上述栅极电极配置在下层侧,上述漏极区域连接到上述沟道区域的另一端侧;以及,

遮光部,其以隔着下层侧绝缘膜与上述沟道区域重叠的方式相对于上述沟道区域配置在下层侧,

上述遮光部与上述电容形成部、上述第1电容配线以及上述第2电容配线包括相同导电膜。

4.根据权利要求3所述的阵列基板,

上述电极部相对于上述漏极区域配置于上层侧,并连接到上述漏极区域。

5.根据权利要求4所述的阵列基板,

具备低电阻化部,上述低电阻化部是使上述半导体膜的一部分低电阻化而成的,连接到上述漏极区域,并配置为隔着绝缘膜与上述电容形成部重叠。

6.根据权利要求2至权利要求5中的任意一项所述的阵列基板,

具备开关元件,上述开关元件具有栅极电极、源极区域、漏极区域以及沟道区域,上述栅极电极连接到上述第1配线,上述源极区域连接到上述第2配线,上述漏极区域连接到上述电极部,上述沟道区域包括半导体膜,一端侧连接到上述源极区域,另一端侧连接到上述漏极区域,且上述沟道区域配置为隔着栅极绝缘膜与上述栅极电极重叠,

上述第2配线以在中间夹着2个上述电极部的方式隔开间隔地排列配置有多个,上述第1配线以在上述第2方向上相邻的上述电极部之间各夹着2个上述第1配线的方式配置,而且,上述开关元件以分别连接到相互相邻的上述第1配线和上述电极部的方式配置有至少2个,

上述第2电容配线以被夹在相互相邻的上述第2配线之间所夹着的2个上述电极部之间的方式配置。

7.根据权利要求6所述的阵列基板,

上述电极部被分割为多个畴,

上述电容形成部配置为选择性地与上述电极部中的相邻的上述畴的边界部位重叠。

8.根据权利要求7所述的阵列基板,

上述电极部以使上述畴在上述第1方向和上述第2方向上各排列多个的方式被分割,

上述电容形成部具有:第1电容形成部,其选择性地与在上述第2方向上相邻的上述畴的上述边界部位重叠;以及第2电容形成部,其选择性地与在上述第1方向上相邻的上述畴的上述边界部位重叠,

上述第1电容配线与上述第1电容形成部以呈直线状的方式相互相连。

9.根据权利要求6所述的阵列基板,

具备第2电容形成部,上述第2电容形成部与上述第2配线包括相同导电膜,配置为隔着绝缘膜与上述电极部重叠,并连接到上述电容形成部。

10.根据权利要求9所述的阵列基板,

具备连接部,上述连接部与上述第2配线包括相同导电膜,并与分别重叠于隔着上述第2电容配线相邻的上述电极部的2个上述第2电容形成部中的每一个第2电容形成部相连。

11.根据权利要求10所述的阵列基板,

上述连接部隔着绝缘膜与上述第2电容配线交叉,并通过在其与上述第2电容配线之间的绝缘膜开口形成的接触孔连接到上述第2电容配线。

12.根据权利要求9至权利要求11中的任意一项所述的阵列基板,

上述电极部被分割为多个畴,

上述第2电容形成部配置为选择性地与上述电极部中的相邻的上述畴的边界部位重叠。

13.一种显示装置,其特征在于,具备:

权利要求1至权利要求12中的任意一项所述的阵列基板;以及

与上述阵列基板相对配置的相对基板。


技术总结
一种阵列基板和显示装置,稳定地保持电极部的电位。阵列基板(10A)具备:电极部(12),其在第1方向及与第1方向交叉的第2方向各排列配置有多个;电容形成部(32),其在第1方向和第2方向各排列配置有多个,配置为隔着作为绝缘膜的第1绝缘膜(22)、第3绝缘膜(26)、第4绝缘膜(28)及第5绝缘膜(29)与电极部(12)重叠;第1电容配线(33),其与电容形成部(32)包括相同导电膜(21),沿第1方向延伸,与在第1方向相邻的电容形成部(32)中的每一个相连;及第2电容配线(34),其与电容形成部(32)包括相同导电膜(21),沿第2方向延伸,与在第2方向相邻的电容形成部(32)中的每一个相连。

技术研发人员:吉田昌弘
受保护的技术使用者:夏普株式会社
技术研发日:2019.11.19
技术公布日:2020.05.29
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