Ic测试方法和设备的制作方法

专利名称：Ic测试方法和设备的制作方法
技术领域：
本发明通常涉及半导体集成电路的测试，以及具体地涉及一种核心 测试方法和设备。
背景技术：
一种用于半导体集成电路(ic)测试的常用测试技术是扫描测试技
术。该技术实质上是在器件封装的引脚使用一种测试模式(称为"矢量") 并且依赖于器件时钟速度监测特定时间的输出响应。 一组测试矢量用于 使能够确定测试下的器件行为。这些矢量设计用于使能够检测器件中的 制造缺陷。
随着集成电路中使用晶体管数量的增加，能够重新使用集成电路设 计的能力变得越来越重要。 一个关于重新使用设计功能(称为"核心") 的重要问题是无需重构测试方法而能测试这些核心的能力，使得能够实
现测试重新使用和设计重新使用。带有多个功能核心的系统上芯片(SoC) 电路的测试也越来越成为一种挑战。
在解决这些问题以前，成立了 IEEE P1500工作组，发展了一种核 心解决方案以方便测试集成以及测试重新使用。该标准己经作为IEEE STD 1500被采用，并且提供了一种标准接口和一套限定核心与核心外逻 辑之间界限的规则。该边界称为"封装器"，允许带有最少信号核心的隔 离测试，信号必须在系统芯片结构外发送。封装器包括针对核心的每个 功能输入和功能输出所谓的"封装器单元"。
图1示出了 IEEE STD1500封装器的基本布局。核心1由封装器2 围绕，后者作为所有外部信号与核心之间的接口。封装器具有位于核心 功能输入(FI) /输出(F0)与封装器功能输入/输出之间的封装器边界 寄存器(WBR)。核心终端如图4所示，其中一些是功能输入， 一些是功能输出。标准规定核心l由单向终端限定。箭头6示意地表示了封装边 界寄存器作为外部功能输入和输出与核心功能输入和输出之间的接口。
封装器边界寄存器WBR包括一系列单元8，每个单元与核心的单独
功能输入或输出相关联。这些单元配置进入扫描链，以提供用于控制核 心功能输入所需的测试矢量或者移出核心功能输出上存在的结果。因此
WBR单元担负通过向核心功能输入和输出提供选定的测试矢量以实质上 实现扫描测试技术。
封装器2具有封装器串行输入(WSI)和封装器串行输出(WS0)， 它们与指令寄存器(称为封装器指令寄存器(WIR)以及封装器边界寄存 器(WBR))通信。
封装器边界寄存器WBR控制且观察功能核心的端口 4。将WBR的单 元8配置为响应于提供给封装器指令寄存器WIR的指令，并且封装器指 令寄存器实质上控制测试过程。
具体地，配置W工R和WBR以响应于表示"选择"、"俘获"、"移位" 以及"更新"命令的控制信号来操作。
移位包括靠近测试输出的WBR存储位置中数据的推进(同时也包括 WIR或其他寄存器中数据的推进)。因此，移位命令加载具有所需测试矢 量的WBR单元。
俘获包括将WBR功能输入或输出上存在的数据存储进WBR单元。 更新包括使用附加更新存储元件将数据存储在WBR单元移位存储元 件中。
转移包括数据向WBR单元移位存储元件中的移动。 尽管图l没有示出，封装器接收封装器俘获信号(CaptureWR)、封 装器移位信号(ShiftWR)以及更新封装器信号(UpdateWR)形式的信号。 此外，封装器由封装器时钟信号(WRCK)、封装器复位信号(WRSTN)以 及指令寄存器选择信号(SelectWIR)控制。
封装器指令寄存器(WIR)用于将封装器配置于所需操作模式中， 由移位至WIR的指令确定。该指令的长度可以在几十或几百位，并且能 够限定不同的测试和诊断的操作模式。WIR附加电路(未示出)用于说 明所加载的WIR指令，并且向控制与核心互动的WBR提供合适的控制信号。
封装器使用与加载指令数据相同的串行输入来加载串行测试矢量，
该矢量移位至WBR单元，而SelectWIR信号确定使用哪种操作模式。
因此，WIR解码所加载的指令，然后控制封装器边界寄存器WBR执 行专用控制。WIR电路接收上述CaptureWR、 ShiftWR、 UpdateWR、时钟 信号WRCK、复位信号冊STN和SelectWIR等信号。
封装器指令寄存器还可以控制封装器旁路寄存器(WBY)，旁路寄存 器可以操作用于通过封装器串行输入(WSI)至封装器串行输出(WS0) 而不与核心发生任何相互作用。这是响应WIR指令。此外，外部测试可 以由WIR控制以提供核心的外部可控性和可观测性，并且该测试把封装 器边界寄存器WBR与封装器串行输入和输出(WSI和WS0)相连接。这样 使得能够实现将客户专用数据加载至WBR单元。
封装器指令寄存器从封装器串行控制(WSC)输入中接收其控制输入。
上述终端来自串行端口 。封装器还可以具有如图1所示的并行端口 ， 作为并行输入端口 PI和并行输出端口 P0。
本发明具体涉及被封装器围绕的多核心的测试。在这种情况下，需 要在多核心之间提供测试信号路径，使得可以使用测试信号路径测试选 定的一个或多个核心。如果测试一个具体核心，其他核心需要被旁路， 使得测试矢量可以发送到所需核心。实现此目的的一个方法是将不同封 装器的扫锚链串联连接。对于不被测试的核心，将旁路设置在内部核心 扫锚链周围，例如使用单个移位寄存器旁路元件。
在这种方法中，旁路路径只有在移位循环期间是活动的。典型地， 只有在所测试的核心已经执行了正常模式测试后才将新的测试矢量才加 载进入该链，并且这样意味着在每个测试中都引入了时钟周期延迟，所 述延迟的时钟周期数量与所旁路核心的数量相对应。
通过使旁路路径在移位和正常测试模式周期内处于活动状态可以 减小该延迟，使得在测试期间数据可以移位通过旁路路径。这样限定了 更为连续的管线。
这些方法会遇到定时问题，该问题可以会使数据在管线中无效。当在内部芯片产生的锁相环与测试控制器的外部时钟之间切换时该问题会 增加。当执行正常模式测试周期时会出现时钟信号之间的切换，也就是 核心测试响应于所加载的测试矢量。使用锁相环时钟信号在更高的频率 处执行正常测试模式，而沿管线的数据移位使用外部测试控制器时钟。
当使用较高速时钟时，定时信号可以与其他核心的时钟输入相连。 这将取决于核心的物理结构。为了提供一种封装器设计，所述设计对核 心设计不产生不必要的限制，封装器需要允许较高频率测试时钟信号与 其他核心封装器的时钟输入相连。
每个核心还可以具有多个时钟域，并且利用核心从低得多的外部基 准信号产生的芯片时钟，核心可以在比测试扫描时钟高得多的速度下内 部运行。这些高频时钟以及定时信号的不连续本质(因为存在时钟之间 的切换)可以在管线内使数据无效。

发明内容
根据本发明，提供了一种测试电路，用于测试集成电路核心或集成 电路核心外部的电路，所述测试电路包括
移位寄存器电路，包括多个单元，用于传输测试信号，所述单元配 置为串联单元的多个存储体；
串行输入和串行输出，用于连接移位寄存器电路的输入和输出；
多个并行输入和输出，其中所述并行输入用于向集成电路核心传输 测试信号，用来测试核心，
其中旁路多路复用器的第一存储体是可控的，用于将集成电路核心 输出与多路复用器输出相连或者用于将并行输入与多路复用器输出相 连，从而对集成电路核心进行旁路，
其中每个单元包括保持输入，其中当测试电路在测试模式下运行 时，所述保持输入用于将单元存储元件的输出与单元存储元件的输入相 连，
以及其中电路在旁路模式下是可用的，在所述旁路模式下对集成电 路核心进行旁路并且将保持信号施加于保持输入。
这种结构提供了旁路机制，作为并行接口的一部分，可以向待测试的核心传输并行输入也可以旁路核心。在旁路模式下电路是可用的，其 中集成电路核心被旁路，在此过程期间，施加保持信号，使得WBR单元 中的数据不被来自被测试核心的高频测试时钟破坏。
优选地，测试电路在移位模式和测试模式下是可用的，并且电路可 以用测试模式和移位模式下的不同频率时钟定时。在测试模式中，沿移 位寄存器的数据移位是禁用的，并且可用较高的时钟频率。保持功能使 得数据能够存储在移位寄存器电路中以保持稳定。
当多个测试电路连接在一起时，使得该结构能够兼容用于一个核心
的内部核心测试以及用于沿WBR单元链传输数据的不同时钟域的使用。 当测试一个核心时，在处于旁路模式下的其他测试电路中执行保持功能， 使得一个核心的高速测试不影响存储在其他测试电路的移位寄存器电路 中的数据。
每个单元可以具有串行测试输入、串行测试输出、功能输入和功能 输出。
优选地，每个单元配置成用于向核心提供信号的输入单元以及用于
从核心接收信号的输出单元之一。
优选地，多路复用器的第一存储体由旁路控制线控制。 移位寄存器电路可以包括用于嵌入式核心测试结构的封装器边界
寄存器，例如用于IEEE STD 1500嵌入式核心测试结构的封装器边界寄存器。
可以提供多路复用器的第二存储体，所述第二存储体是可控的，用 于将旁路多路复用器输出与移位寄存器单元的存储体并联相连或者与单 元的存储体串联相连，以及多路复用器第二存储体的第一多路复用器将 多路复用器第一存储体的第一多路复用器的输出与单元的第一存储体相 连或者将串行输入与单元的第一存储体相连。因此，多路复用器的第二 存储体使得串行输入能够与第一单元连接，并且使得所述单元能够串联 连接，以提供串行扫锚链移位寄存器。然后，单元的最后存储体的输出 包括串行输出。
优选地，并行输出限定在单元存储体的输出处。因此，并行接口通 过单元的存储体相连，而串行接口通过串联的所有单元相连。所述结构可以按三种模式操作
核心内部测试模式，其中集成电路核心输出通过多路复用器的第一 和第二存储体的多路复用器与移位寄存器单元的存储体相连；
核心外部测试模式，其中集成电路核心被旁路以及串行输入与移位 寄存器单元的第一存储体相连，其中移位寄存器单元的存储体串联相连; 以及
旁路模式，其中集成电路核心被旁路，并且将保持信号施加于保持 输入。
本发明还提供了一种IEEE STD 1500封装器，包括 本发明电路，所述移位寄存器电路包括封装器边界寄存器； 封装器指令寄存器；以及 封装器旁路寄存器。
集成电路可以包括一个或多个电路核心，每个核心具有本发明的 IEEE STD 1500封装器。
本发明还提供了一种利用测试电路测试集成电路核心或集成电路 核心外部的电路的方法，其中集成电路核心是由测试电路封装的多个集 成电路核心中的一个，所述方法包括
从测试电路的并行输入沿移位寄存器电路传输测试矢量，所述移位 寄存器电路具有与每个核心相关联的部分，其中所述移位寄存器电路部 分配置用于对没有进行测试的一个或多个核心进行旁路，并且向所测试 核心的核心扫锚链提供测试矢量；以及
配置旁路的核心，使得将相关联的移位寄存器电路部分驱动为保持 模式，其中移位寄存器电路部分的存储元件的输出与其输入相连。
当核心被旁路时，该方法提供了移位寄存器级的保持，以及由于施 加于移位寄存器级的时钟信号的变化，这意味着移位寄存器级不易出现 误差。
电路可以在移位模式下运行以沿移位寄存器电路移位数据，以及可 以在测试模式下运行以提供核心或外部的电路的测试。
在测试模式下， 一个或多个核心置于核心内部或核心外部测试模 式。测试电路可以用测试模式和移位模式下不同频率的时钟定时，以及所述方法兼容定时信号的这些变化。
在核心内部测试模式下，优选地，集成电路核心输出与相关联的移 位寄存器部分相连，以及在核心外部测试模式下集成电路核心被旁路， 并且串行测试输入与相关联的移位寄存器部分相连。


将参考附图描述本发明的一个示例，其中
图1示出了用于集成电路核心的公知的测试电路封装器；
图2更详细地示出了图1所示电路的一种封装器边界单元；
图3示出了图1所示电路的封装器边界寄存器；
图4示出了图1所示封装器指令寄存器的一种可能片结构；
图5示出了用图4所示片结构形成的封装器指令寄存器；以及
图6示出了封装器边界寄存器的本发明结构。
具体实施例方式
下述本发明示例提供了一种封装器结构，其中WBR单元安排在并行 存储体中，以支持从并行封装器端口接收并行数据。旁路多路复用器的 第一存储体用于实现核心的旁路，使得并行输入直接传输至WBR单元的 存储体。在该旁路期间，WBR单元设置为保持模式，并且这样使得该结 构能够兼容用于内部核心测试以及用于沿WBR单元链传输数据的不同时 钟域的使用。
在进一步详细描述本发明前，将给出封装器结构和操作的详细概述。
如上所述，封装器边界寄存器形成多个单元，图2示出了一个这种 单元20的示例，与图l所示单元8之一相对应。
这个单元可以配置成为输入单元或者输出单元。对于输入单元 hold—inputs/outputs信号是"hold—i叩uts ，，， 而对于输出单元 hold—i叩uts/outputs信号是"hold一outputs，，。
这些保持信号控制WBR单元，并且这些保持信号是静态的，用于在 核心内部(面向内)测试与核心互连(面向外)测试之间选择。响应于WIR指令的解码产生保持信号，并依赖于选定的测试(或者诊断或者应 用)模式来控制所述保持信号。应用模式根本地包括禁用封装器以允许 核心的正常功能。
单元20接收到串行输入"si",它是单元测试输入"cti"。将该串 行输入定时至串行输出"so",当移位使能控制线"se"在高位时它是触 发器22的单元测试输出"cto"。移位使能控制信号控制多路复用器23。 因此移位使能控制线控制信号沿扫描链的移位。注意，移位使能控制线 "se"与"shiftWR"指令相关。
对于输入单元，为了向核心提供信号，响应于控制线"hold—i叩uts" 上的高位保持信号，触发器22的输出通过多路复用器24提供给单元功 能输出"cfo"。这也反馈给多路复用器23，而移位使能线在低位，该信 号馈送给触发器22以维持单元功能输出稳定。因此，存储在触发器中的 单元测试输入信号保持在单元测试输出上。输入单元也可以观测核心外 部环境，并将所述环境发送至串行输出。
对于输出单元，可以在单元功能输入处从核心接收信号，当 holcLoutputs信号在低位时，可以将所述信号发送(移位使能在低位) 至串行输出。类似地，单元测试输入可以发送至单元功能输出。
可以看出，输入单元可以向核心提供测试信号，而输出单元可以从 核心接收响应，也可以向核心外部的电路提供面向外的测试信号。这些 功能由保持信号值来控制，所述保持信号值提供了WBR操作的控制形式。
图3示出了多个图2所示的单元20串联连接以限定WBR，如图所示 它由N个单元形成(编号从0到N-1)。 一些单元配置为输入单元(作为 核心的输入终端)，而其他的配置为输出单元(作为核心的输出终端)。 因此图3代表图1所示的完整WBR。
图4示出了一种实行指令寄存器模块的可能途径，形成用于WIR的 构件块。
图4示出了封装器指令寄存器"俘获"、"移位"和"更新"信号以 及时钟"wrck"和复位"wrstn"信号。
将串行输入"si"提供给多路复用器30的"1"输入，所述多路复 用器30由移位信号控制。当移位信号在高位时，将该串行输入馈送给第一触发器32，所述第一触发器将输入信号定时至串行输出"SO"。这提 供了一种串行链操作。
将输出也反馈给第二多路复用器34，所述第二多路复用器34实现 俘获功能。没有俘获命令时，将输出馈送给多路复用器30的"0"输入。 这样维持输出稳定直至下一个高位移位信号为止，该移位信号用下一个 串行输入值代替对于多路复用器30的输入。
串行输出还提供给第三多路复用器36，这样响应于高位更新信号将 输出传输给第二触发器38。在更新信号后，触发器38的输出稳定，因 为该输出反馈给多路复用器36的"0"输入。因此，在更新操作后，触 发器38的输出稳定，并在触发器32中存储数值。这样限定了封装器指 令寄存器(WIR)的输出。
复位信号对WIR输出进行复位，并且可以在复位操作模式期间执行 应用模式(有效地禁用封装器)。
可以看出，图4所示电路的功能性可以选择为
使用移位信号并且通过触发器32将串行输入移位至串行输出；
在触发器32上加载"外部"信号，所述"外部"信号可以依次发 送至触发器38或串行输出；
在图4中，触发器32形成串行指令寄存器的一部分，而触发器38 形成并行更新寄存器的一部分。数据可以与串行操作并行地并且与串行 操作无关地加载至更新寄存器。因此，测试模式条件可以存储在并行更 新寄存器中，而一套新的测试模式条件(例如一个指令)则加载至串行 移位寄存器上。
图4所示电路具有附加测试功能，并且为了这一目的，将WIR输出 通过反相器40也反馈给多路复用器34的"1"输入。
该电路使用俘获信号作为内部测试控制。当俘获信号变为高位时， 将WIR输出的反转提供给多路复用器30，并且当不存在移位信号输入时 依次将所述WIR输出提供触发器32。因此可以使用更新控制信号来控制 该反转的WIR输出，以通过该结构传播至WIR输出。
图4示出了用于形成封装器指令寄存器的构件块，而图5示出了使 用图5的构件块形成的封装器指令寄存器。如图所示，WIR包括图4元件的序列链，其串行输出与下一个串行 输入相连。所有单元共享相同的时钟、俘获、移位、更新和复位信号。
该寄存器使用WIR串行输入("si")端口以及WIR输出的并行设置
提供了串行加载，它可以包括测试中施加于核心的测试矢量。 然而，该结构还允许指令寄存器的测试，具体用于监测通过串行触
发器以及通过俘获和移位多路复用器的1和0的传播以及通过更新多路 复用器的更新触发器的1和0的传播。可以使用串行输出监测通过片间 序列扫锚链连接的1和0的传输。
如上所述，控制WBR单元以实现面向内或面向外测试(使用保持信 号)。为了基于核心的有效测试，需要多扫锚链配置以支持有效的核心内 部和核心外部测试。
例如，多个核心可以包含在一个较大封装器内，以及然后需要能够 测试核心子集的能力。如果用于多个核心的测试链用管线输送以限定连 续传输机制，则在管线里会出现定时问题，该问题能够使数据无效。当 在内部芯片产生锁相环时钟与外部时钟之间切换时会出现这种问题。
图6示出了本发明的配置。
图6的结构利用并行封装器输入来实现旁路机制。这使得能够在不 使用串行WBY寄存器以及不使用实质附加硬件的情况下实现并行旁路。 例如，可以避免附加串行扫描元件的使用。
在图6中，示出了数字n+l或者并行封装器输入wpi
至wpi [n]。 该数字小于WBR单元的数字，使得每个并行输入需要向WBR单元的子集 提供数据。每个模块60 (称为WBR段)是WBR单元的子链。
WBR可以用于外部测试模式，即如上所述的"extest"，以及图6 示出了它如何实现。该模式在封装器串行输入和输出之间连接WBR。在 图6中，多路复用器62的存储体由"ws一extest"(封装器串行外部测 试)信号控制。高位电平控制第一多路复用器62a将串行输入wbr—si 与WBR单元的第一子集的起始端相连，并且将WBR单元的子集60串联连 接在一起，使得通过所有WBR单元将串行输入wbr一s i与串行输出wbr_so 串联相连。
为了实现并行操作模式，外部测试信号"wsjxtest"必须在低位。
15向封装器叩i
至wpi[n]的并行输入可以通过核心扫锚链64 (作为所 封装的核心的内部扫锚链)或者它们可以旁路核心。
如果要测试核心，则internal—bypass信号在低位，并且将并行输
入提供给分配给每个并行输入的核心扫锚链部分。来自核心扫锚链部分 的结果输出通过由internal—bypass信号控制的第二多路复用器66存储
体以及通过多路复用器62的第一存储体发送给WBR段60。向核心提供 测试信息的结果输出通过WBR段与并行输出wpo
至wpo[n]相连。
在移位使能信号"se"的控制下进行通过核心扫锚链部分64以及 WBR段60的信号传播。
在旁路模式，控制多路复用器66的存储体以向WBR段直接提供并 行输入wpo
至wpo[n]，对核心扫锚链进行旁路。
如上所述，在内部测试期间，作为定时信号变化的结果，可以破坏 WBR单元中的数据(例如相邻核心)。
为了克服可以破坏管线(WBR单元链)中其他数据的定时问题，在 正常测试模式期间将数据保持在管线中。
在正常测试模式期间，移位使能信号在低位。可以通过提供高位保 持信号将WBR单元置于保持模式，这样有效地将WBR单元触发器与所有 外部影响隔离，并且通过反馈控制路径提供WBR管线数据的保留，抵抗 源自定时问题的误差。
所需保持信号响应于适合的WIR指令受控于WIR。
图6的多种配置可以串联连接在一起，并且这样的结构使得能够在 一个序列中测试核心，所述测试在没有邻近核心数据损失的风险下进行。 具体地，将用于一个核心的保持信号用于在WBR段中维持WBR数据为静 态。
图6所示的结构可以用于许多模式中
核心内部测试具有低位的旁路信号，使得可以将施加于并行端口的 测试矢量可以向核心扫锚链发送。在这种模式中，保持(holcLi叩uts 为1) WBR输入单元(参见图2)，使得将提供给这些单元(测试矢量) 的单元测试输入提供给核心输入端口，所述端口与单元功能输出相连。
不会保持输出单元，使得在单元功能输入"cfi"处接收到的核心响应馈送给单元触发器周围以及串行输出。
核心互联(外部)测试具有高位旁路信号，使得将施加于并行端口 的测试矢量可以对核心扫锚链进行旁路并且可以直接提供给WBR段。在
这种模式中，不会保持(hold—i叩uts为0) WBR输入单元(参见图2)， 使得输入单元向串行输出传送从它们的单元功能输入处的外部电路接收 到的任何信号。
保持输出单元(hold—0Utputs = l)，使得隔离核心(与单元功能输 入相连)，并且在单元功能输出上保持单元测试输入(测试矢量)，所述 单元功能输出与外部的电路相连。
核心旁路模式具有高位旁路信号，使得施加于并行端口的测试矢量 可以对核心扫锚链进行旁路以及可以直接提供给WBR段。
在这种模式中，保持WBR输入单元和输出单元(hold_inputs与 hold—outputs均为1)。输出单元隔离核心输出，而当隔离单元功能输入 时，输入单元防止外部的电路改变触发器数据。保持输入实现了单元中 的反馈路径，当移位使能信号"se"在低位时，它保持WBR单元的触发 器的内容为静态，并且不受定时频率的变化与不规则的影响。该模式还 把核心扫锚链与管线隔离。
当移位使能信号在高位时，为了沿WBR单元链串行移位数据，保持 输入信号和保持输出信号维持在高位，并且这不会禁止从串行输入到串 行输出的数据的正确串行通道。
上述结构使得能够实现连续的移位封装器链段，使得不会通过附加 序列移位元件引入延迟，并且使得能够在多封装器结构中其他核心的核 心测试期间WBR单元数据的安全存储。
可以看出，该结构提供了结实的管线实施，能够抵抗正常测试模式 周期期间的高频以及/或者非连续时钟。该结构还可以使得能够实现有效 的互连测试，而无需附加序列元件。
当使用低频测试仪时钟时(例如几个或几十MHz)，在WBR单元管线 中对数据移位。在高频(例如几十或几百MHz)正常模式测试周期期间， 管线保持其中的数据。
因此，该结构提供了可预测的管线行为，该行为为测试进度计算所需。
参考IEEE STD 1500封装器结构描述了本发明。然而，本发明对用 在核心测试结构中的寄存器具有更为普遍的应用性，所述核心测试结构 提供并行和串行输入。
上面使用了术语多路复用器，该术语可以简单地解释为可控切换器 件，具体用于将多个输入中的一个发送给一个或多个输出。
本领域普通技术人员应该理解所有其他改进。
权利要求
1.一种测试电路，用于测试集成电路核心(64)或者集成电路核心外部的电路，所述测试电路包括移位寄存器电路(WBR)，包括多个单元(8)，用于传输测试信号，所述单元配置为串联单元(60)的多个存储体；串行输入(wbr_si)和串行输出(wbr_so)，用于连接移位寄存器电路的输入和输出；多个并行输入(wpi
)和输出(wpo
)，其中所述并行输入(wpi
)用于向集成电路核心(64)传输测试信号，用来测试核心，其中旁路多路复用器(66)的第一存储体是可控的，用于将集成电路核心(64)输出与多路复用器输出相连或者用于将并行输入(wpi
)与多路复用器输出相连，从而对集成电路核心(64)进行旁路，其中每个所述单元包括保持输入(hold_inputs/outputs)，其中当测试电路在测试模式下运行时，所述保持输入用于将单元存储元件(22)的输出与单元存储元件的输入相连，以及其中所述电路在旁路模式下可用，在所述旁路模式下对集成电路核心(64)进行旁路，并且将保持信号施加于保持输入(hold_inputs/outputs)。
2. 根据权利要求l中所述的电路，其中所述电路还可以用于 核心内部测试模式，在所述模式下集成电路核心输出通过多路复用器(66)与移位寄存器单元的存储体(60)相连；以及核心外部测试模式，在所述模式下对集成电路核心(64)进行旁路 并且串行输入(wbr—si)与移位寄存器单元的第一存储体(60)相连， 所述移位寄存器单元的存储体串联相连。
3. 根据权利要求2中所述的电路，其中所述测试电路还可以在移 位模式下运行。
4. 根据权利要求4中所述的电路，其中所述电路在核心内部测试模式和移位模式下用不同频率的时钟定时。
5. 根据前述任一权利要求中所述的电路，其中所述旁路多路复用 器(66)的输出与移位寄存器单元的存储体相连。
6. 根据前述任一权利要求中所述的电路，其中每个所述单元具有 串行测试输入(si)、串行测试输出(so)、功能输入(cfi)以及功能输 出(cfo)。
7. 根据前述任一权利要求中所述的电路，其中每个所述单元配置成以下之一输入单元，用于向核心提供信号；以及 输出单元，用于从核心接收信号。
8. 根据前述任一权利要求中所述的电路，其中所述多路复用器(66) 的第一存储体由旁路控制线(internal—bypass)控制。
9. 根据前述任一权利要求中所述的电路，其中所述移位寄存器电 路包括用于嵌入式核心测试结构的封装器边界寄存器(WBR)。
10. 根据权利要求9中所述的电路，其中所述移位寄存器电路包括 用于IEEE STD 1500嵌入式核心测试结构的封装器边界寄存器(WBR)。
11. 根据前述任一权利要求中所述的电路，其中所述移位寄存器电 路的每个单元都包括第一触发器(22)。
12. 根据前述任一权利要求中所述的电路，其中所述多路复用器 (62)的第二存储体是可控的，用于将旁路多路复用器(66)输出与移位寄存器单元的存储体(60)并联相连或者与单元的存储体(60)串联 相连，以及其中多路复用器第二存储体的第一多路复用器(62a)将多路 复用器(66)第一存储体的第一多路复用器的输出与单元的第一存储体 (60)相连或者将串行输入(wbr一si)与单元的第一存储体(60)相连。
13. 根据前述任一权利要求中所述的电路，其中所述单元的最后存 储体(60)的输出包括串行输出(wbr—so)。
14. 根据前述任一权利要求中所述的电路，其中将所述并行输出 (拳
)限定在单元的存储体(60)的输出处。
15. —种IEEE STD 1500封装器，包括根据前述任一权利要求中所述的电路，所述移位寄存器电路包括封 装器边界寄存器(WBR);封装器指令寄存器(WIR);以及封装器旁路寄存器(WBY)。
16. —种集成电路，包括电路核心以及根据权利要求15中所述的 IEEE STD 1500封装器。
17. —种集成电路，包括多个电路核心，每个电路核心都具有根据 权利要求15中所述的IEEE STD 1500封装器，以及所述多个所封装核心 周围另外的封装器。
18. —种使用测试电路测试集成电路核心或集成电路核心外部的电 路的方法，其中所述集成电路核心是由测试电路封装的多个集成电路核 心中的一个，所述方法包括从测试电路的并行输入(wpi[O..n])沿移位寄存器电路(WBR)传 输测试矢量，所述移位寄存器电路具有与每个核心相关联的部分，其中 所述移位寄存器电路部分配置用于将没有进行测试的一个或多个核心进 行旁路，并且向所测试核心的核心扫描链(64)提供测试矢量；以及配置旁路的核心，使得将相关联的移位寄存器电路部分驱动为保持 模式，在所述模式中移位寄存器电路部分的存储元件(22)的输出与输 入相连。
19. 根据权利要求18中所述的方法，其中所述电路在移位模式下 运行以沿移位寄存器电路移位数据，以及在测试模式下运行以提供核心 或外部的电路的测试。
20. 根据权利要求19中所述的方法，其中在所述测试模式下，将 一个或多个核心置于核心内部或核心外部测试模式。
21. 根据权利要求20中所述的方法，其中所述测试电路在测试模 式和移位模式下用不同频率的时钟定时。
22. 根据权利要求20或21中所述的方法，其中在所述核心内部测试模式下，集成电路核心输出与相关联的移位寄存器部分相连，以及在 所述核心外部测试模式下，对集成电路核心进行旁路并且串行测试输入 与相关联的移位寄存器部分相连。
23. 根据权利要求18至22中任一项所述的方法，其中所述移位寄 存器电路包括用于嵌入式核心测试结构的封装器边界寄存器(WBR)。
24. 根据权利要求23中所述的方法，其中所述移位寄存器电路包 括用于IEEE STD 1500嵌入式核心测试结构的封装器边界寄存器。
全文摘要
一种用于测试集成电路核心或集成电路核心外部的电路的方法和设备，所述方法和设备使用测试电路沿移位寄存器电路传输来自测试电路的并行输入的测试矢量。该移位寄存器电路配置用于将没有进行测试的一个或多个核心进行旁路，并且向所测试核心的核心扫锚链提供测试矢量。将旁路核心配置成将相关联的移位寄存器电路部分驱动为保持模式，在所述模式中移位寄存器电路部分的存储元件的输出与其输入相连。当对核心进行旁路并且在测试模式下时，所述方法提供了对移位寄存器级的保持，并且这意味着由于施加于移位寄存器级时钟信号的变化，移位寄存器级不易出现误差。
文档编号G01R31/3185GK101292171SQ200680039403
公开日2008年10月22日 申请日期2006年10月12日 优先权日2005年10月24日
发明者汤姆·瓦叶尔斯 申请人:Nxp股份有限公司