Ic测试方法和设备的制作方法

专利名称：Ic测试方法和设备的制作方法
技术领域：
本发明通常涉及半导体集成电路的测试，以及具体地涉及一种核心 测试方法和设备。
背景技术：
一种用于半导体集成电路(ic)测试的常用测试技术是扫描测试技
术。该技术实质上是在器件封装的引脚使用一种测试模式(称为"矢量")， 并且依赖于器件时钟速度监测特定时间的输出响应。 一组测试矢量用于 使能够确定测试下的器件行为。这些矢量设计用于使能够检测器件中的 制造缺陷。
随着集成电路中使用晶体管数量的增加，能够重新使用集成电路设 计的能力变得越来越重要。 一个关于重新使用设计功能(称为"核心") 的重要问题是无需重构测试方法而能测试这些核心的能力，使得能够实
现测试重新使用和设计重新使用。带有多个功能核心的系统上芯片(SoC) 电路的测试也越来越成为一种挑战。
在解决这些问题以前，成立了 IEEE P1500工作组，发展了一种核 心解决方案以方便测试集成以及测试重新使用。该标准已经作为IEEE STD 1500被釆用，并且提供了一种标准接口和一套限定核心与核心外逻 辑之间界限的规则。该边界称为"封装器"，允许带有最少信号核心的隔 离测试，信号必须在系统芯片结构外发送。封装器包括针对核心的每个 功能输入和功能输出所谓的"封装器单元"。
图1示出了 IEEE STD1500封装器的基本布局。核心1由封装器2 围绕，后者作为所有外部信号与核心之间的接口。封装器具有位于核心 功能输入(FI) /输出(F0)与封装器功能输入/输出之间的封装器边界 寄存器(WBR)。核心终端如图4所示，其中一些是功能输入， 一些是功能输出。标准规定核心l由单向终端限定。箭头6示意地表示了封装边 界寄存器作为外部功能输入和输出与核心功能输入和输出之间的接口。
封装器边界寄存器WBR包括一系列单元8，每个单元与核心的单独
功能输入或输出相关联。这些单元配置进入扫描链，以提供用于控制核 心功能输入所需的测试矢量或者移出核心功能输出上存在的结果。因此
WBR单元担负通过向核心功能输入和输出提供选定的测试矢量以实质上 实现扫描测试技术。
封装器2具有封装器串行输入(WSI)和封装器串行输出(WS0)， 它们与指令寄存器(称为封装器指令寄存器(WIR)以及封装器边界寄存 器(WBR))通信。
封装器边界寄存器WBR控制且观察功能核心的端口 4。将WBR的单 元8配置为响应于提供给封装器指令寄存器WIR的指令，并且封装器指 令寄存器实质上控制测试过程。
具体地，配置WIR和WBR以响应于表示"选择"、"俘获"、"移位" 以及"更新"命令的控制信号来操作。
移位包括靠近测试输出的WBR存储位置中数据的推进(同时也包括 WIR或其他寄存器中数据的推进)。因此，移位命令加载具有所需测试矢 量的WBR单元。
俘获包括将WBR功能输入或输出上存在的数据存储进WBR单元。 更新包括使用附加更新存储元件将数据存储在WBR单元移位存储元 件中。
转移包括数据向WBR单元移位存储元件中的移动。 尽管图l没有示出，封装器接收封装器俘获信号(CaptureWR)、封 装器移位信号(ShiftWR)以及更新封装器信号(UpdateWR)形式的信号。 此外，封装器由封装器时钟信号(WRCK)、封装器复位信号(WRSTN)以 及指令寄存器选择信号(SelectWIR)控制。
封装器指令寄存器(WIR)用于将封装器配置于所需操作模式中， 由移位至WIR的指令确定。该指令的长度可以在几十或几百位，并且能 够限定不同的测试和诊断的操作模式。WIR附加电路(未示出)用于说 明所加载的WIR指令，并且向控制与核心互动的WBR提供合适的控制信号。
封装器使用与加载指令数据相同的串行输入来加载串行测试矢量，
该矢量移位至WBR单元，而SelectWIR信号确定使用哪种操作模式。
因此，WIR解码所加载的指令，然后控制封装器边界寄存器WBR执 行专用控制。WIR电路接收上述CaptureWR、 ShiftWR、 UpdateWR、时钟 信号WRCK、复位信号WRSTN和SelectWIR等信号。
封装器指令寄存器还可以控制封装器旁路寄存器(WBY)，旁路寄存 器可以操作用于通过封装器串行输入(WSI)至封装器串行输出(WS0) 而不与核心发生任何相互作用。这是响应WIR指令。此外，外部测试可 以由WIR控制以提供核心的外部可控性和可观测性，并且该测试把封装 器边界寄存器WBR与封装器串行输入和输出(WSI和WS0)相连接。这样 使得能够实现将用户专用数据加载至WBR单元。
封装器指令寄存器从封装器串行控制(WSC)输入中接收其控制输入。
上述终端来自串行端口。封装器还可以具有并行端口，如图l所示 的并行输入端口 PI和并行输出端口 P0。
本发明具体涉及封装器指令寄存器的测试。通常使用所谓的"移位 /阴影(shift/shadow)"寄存器实现WIR。这种类型寄存器的基本结构 由串行移位寄存器和并行更新寄存器组成。这两个顺序层的优势是在串 行移位寄存器中加载一套新的测试模式条件(测试矢量)的同时，保持 并行更新寄存器中测试模式条件(指令数据)的能力。
封装器支持内部测试模式(用于测试核心)和外部测试模式(用于 测试与核心互连)。这些模式由WIR确定，所述WIR提供了一套与选定测 试模式相对应的的控制信号。该套控制信号控制WBR，且如下讨论，WBR 单元的一个控制输入就是"保持"输入。
WIR (封装器指令寄存器)在任何具体测试模式期间输出静态控制 参数。然而，对于已经嵌入封装器核心的封装器核心测试，则需要多种 测试以达到全覆盖。具体地，封装器提供隔离，具有面向内和面向外操 作模式。为了提供全覆盖，需要不同测试，这些测试将多个封装器核心 置于合适的模式。
8此外，WIR覆盖的静态本性可以提供覆盖损失。 因此，控制中需要由指令寄存器提供的附加灵活性。

发明内容
根据本发明，提供了一种测试电路，用于测试集成电路核心或集成 电路核心外部电路，所述测试电路包括
移位寄存器电路，用于存储测试指令数据，所述移位寄存器电路包 括多个级，每一级包括
串行输入和串行输出；
第一移位寄存器存储元件，用于存储从串行输入接收到的信号，并
以扫描链操作模式将所述信号提供给串行输出；以及
第二并行寄存器存储元件，用于存储来自第一移位寄存器存储元件 的信号，并以更新操作模式将所述信号提供给并行输出，
其中测试电路还包括多路复用器，用于向移位寄存器电路的串行输 入发送串行测试输入或向移位寄存器电路的串行输入中发送附加输入， 并且其中测试电路还包括用于控制第一更新操作模式的第一输入，以及 当向串行输入发送附加输入时使用的第二更新机制。
这种安排向指令移位寄存器提供了正常的串行接口，但是也提供了 附加更新模式，在所述附加更新模式下用户可以将数据馈送至指令寄存 器以提供测试过程的动态控制。
优选地，第二更新机制由控制电路提供，所述控制电路响应于存储 在移位寄存器至少一级中的数据的特定值，产生用于将其他移位寄存器 级设定为更新操作模式的更新信号。
因此指令寄存器中的数据可以用于触发更新模式，使得可以动态地 并且基于馈送至移位寄存器的数据来提供指令寄存器输出。因此，提供 了附加更新模式，所述附加更新模式可以用已经加载到移位寄存器中的
数据来触发。
附加输入可以包括测试电路的至少一个并行输入端口。 优选地，电路还包括指令寄存器选择信号输入，其中当指令寄存器 选择信号输入激活时，测试电路的串行输入通过多路复用器发送给移位寄存器电路的串行输入，并且当指令寄存器选择信号输入未激活时，附 加控制输入通过多路复用器发送给移位寄存器电路的串行输入。这样当 选择用于正常测试操作的指令寄存器时，使得能够保持测试电路的正常 操作。
可以提供更新信号输入，用于将移位寄存器级设定成更新操作模 式，其中仅当指令寄存器选择信号输入激活时更新信号输入才是可操作 的。该更新机制是用于测试的正常更新程序，并且本发明提供了附加更 新机制。
控制电路可以接收加载到第一移位寄存器存储元件之一的信号。因 此，加载到移位寄存器的数据可以用作更新控制信号。1位可以用于此 目的。然后控制电路可以包括逻辑门结构，用于向第二并行寄存器存储 元件提供更新信号。
当指令寄存器选择信号未激活且数据的特定数值出现时，或者当指 令寄存器选择信号激活且外部更新信号激活时，所述逻辑门结构可以提 供更新信号。
可以将由控制电路启动的更新后存储在第二并行寄存器存储元件 中的数据用于直接控制封装器边界寄存器单元或者可以用作封装器指令 寄存器输出。
控制电路可以响应于存储在至少两个移位寄存器级中数据的特定 数值，产生用于提供嵌入式核心测试的第一信号，以及用于提供附加测 试模式的第二信号。
优选地，移位寄存器电路包括用于嵌入式核心测试结构的封装器指
令寄存器，例如IEEE STD 1500嵌入式核心测试结构。
本发明还提供了IEEE STD 1500封装器，所述封装器包括 本发明的电路，其中移位寄存器电路包括封装器指令寄存器； 封装器边界寄存器；以及 封装器旁路寄存器。
集成电路可以包括电路核心和本发明的IEEE STD 1500封装器。 本发明还提供了一种测试集成电路核心或集成电路核心外部电路 的方法，所述方法包括按照第一和第二模式使用核心封装器，其中在第一模式中，串行输入与封装器指令寄存器相连且存储在串行移 位寄存器存储元件中，并且响应于更新信号，将存储在串行移位寄存器 中的封装器指令加载到并行更新寄存器中；
在第二模式中，使用封装器并行接口的一个端口将用户数据提供给 串行输入，并且响应于连续的更新信号，将存储在串行移位寄存器中的 封装器指令连续地加载到并行更新寄存器中。
本方法提供了两种不同的用于封装器指令寄存器的更新机制， 一种 标准的更新机制和一种附加连续更新机制。
这种连续更新机制可以由提供给所述寄存器的数据触发。因此，加 载到指令寄存器中的数据可以触发附加更新功能。
第一模式是标准操作模式，其中将串行输入数据加载到所述寄存器 中。在第二模式中，可以使用封装器并行接口的一个端口将数据提供给 串行输入，并且这样可以使得能够对这些自动测试模式产生系统实现附 加测试模式。替代地，第二模式可以用于较大核心中嵌入式核心的测试。


现在将参考附图详细描述本发明的示例，其中
图1示出了公知的集成电路核心的测试电路封装器；
图2更详细地示出了图1所示电路的封装器边界单元；
图3示出了图1所示电路的封装器边界寄存器；
图4示出了图1所示封装器指令寄存器的一种可能片结构；
图5示出了使用图4所示片结构形成的本发明的封装器指令寄存
器；
图6示出了本发明的结构，使得能够使用并行封装器接口的一个端 口访问封装器指令寄存器；
图7更详细地示出了封装器指令寄存器，具有附加测试灵活性的第 一种应用；
图8与图7相对应，但是示出了附加测试灵活性的第二种应用；以
及
图9示出了本发明封装器指令寄存器的第二示例。
具体实施例方式
下面描述的本发明示例提供了附加输入，所述附加输入可以将用户 选定的数据馈送给指令寄存器。指令寄存器中的数据可以用于触发更新 模式，使得可以动态地提供指令寄存器输出，所述输出具有由馈送给移 位寄存器的数据启动的更新。当串行输入没有使用指令寄存器时，可以 使用该模式，例如在旁路模式或者测试模式中。
在进一步详细描述本发明之前，将给出封装器结构和操作的详细概述。
如上所述，封装器边界寄存器形成多个单元，图2示出了一个这种 单元20的示例，与图l所示单元8之一相对应。
这个单元可以被配置成为输入单元或者输出单元。对于输入单元 hold—inputs/outputs信号是"hold—inputs ，，， 而对于输出单元 hold—inputs/outputs信号是"hold_outputs"。
这些保持信号控制WBR单元，并且这些保持信号是静态的，用于在 核心内部(面向内)测试与核心互连(面向外)测试之间选择。响应于 WIR指令的解码产生保持信号，并依赖于选定的测试(或者诊断或者应 用)模式来控制所述保持信号。应用模式根本地包括禁用封装器以允许 核心的正常功能。
单元20接收到串行输入"si",它是单元测试输入"cti"。对该串 行输入计时至串行输出"so",当移位使能控制线"se"在高位时它是触 发器22的单元测试输出"cto"。该移位使能控制信号控制多路复用器 23。因此该移位使能控制线控制信号沿扫描链的移位。注意，移位使能 控制线"se"与"shi體"指令相关。
对于输入单元，为了向核心提供信号，响应于控制线"holcLi叩uts" 上的高位保持信号，触发器22的输出通过多路复用器24提供给单元功 能输出"cfo"。它也反馈给多路复用器23，而移位使能线在低位，将该 信号馈送给触发器22以维持单元功能输出稳定。因此，存储在触发器中 的单元测试输入信号保持在单元测试输出上。输入单元也可以观测核心 外部的环境，并将所述环境发送至串行输出。对于输出单元，可以在单元功能输入处从核心接收到信号，当 holcLoutputs信号在低位时，可以将所述信号发送(移位使能在低位) 至串行输出。类似地，可以将单元测试输入发送至单元功能输出。
可以看出，输入单元可以向核心提供测试信号，而输出单元可以从 核心接收响应，也可以向核心外部电路提供面向外的测试信号。这些功 能由保持信号值来控制，所述保持信号值提供了 WBR操作的控制形式。
图3示出了多个图2所示的单元20，所述单元20串联连接以限定 WBR，如图所示WBR由N个单元形成(编号从0到N-1)。 一些单元配置 为输入单元(作为核心的输入终端)，而其他的配置为输出单元(作为核 心的输出终端)。因此图3代表图1所示的完整WBR。
图4示出了一种执行指令寄存器模块的可能途径，形成用于WIR的 构件块。
图4示出了封装器指令寄存器"俘获"、"移位"和"更新"信号以 及时钟"wrck"和复位"wrstn"信号。
将串行输入"si"提供给多路复用器30的"1"输入，所述多路复 用器30由移位信号控制。当移位信号在高位，将该串行输入馈送给第一 触发器32，所述第一触发器将输入信号计时至串行输出"so"。这提供 了串行链操作。
将输出也反馈给第二多路复用器34,所述第二多路复用器34实现 俘获功能。没有俘获命令时，将输出馈送给多路复用器30的"0"输入。 这样维持输出稳定直至下一个高位移位信号为止，该移位信号用下一个 串行输入值代替对于多路复用器30的输入。
串行输出还提供给第三多路复用器36，这样响应于高位更新信号将 输出传输给第二触发器38。在更新信号后，触发器38的输出稳定，因 为该输出反馈给多路复用器36的"0"输入。因此，在更新操作后，触 发器38的输出稳定，并在触发器32中存储数值。这样限定了封装器指 令寄存器(W工R)的输出。
复位信号对WIR输出进行复位，并且可以在复位操作模式期间执行 应用模式(有效地禁用封装器)。
可以看出，图4所示电路的功能性可以选择为使用移位信号并且通过触发器32将串行输入移位至串行输出；
在触发器32上加载"外部"信号，所述"外部"信号可以依次发 送至触发器38或串行输出；
在图4中，触发器32形成串行指令寄存器的一部分，而触发器38 形成并行更新寄存器的一部分。数据可以与串行操作并行或者无关地加 载至更新寄存器中。因此，测试模式条件可以存储在并行更新寄存器中， 而一套新的测试模式条件(例如一个指令)则加载至串行移位寄存器上。
图4所示电路具有附加测试功能，并且为了这一目的，WIR输出通 过反相器40也反馈给多路复用器34的"1"输入。
该电路使用俘获信号作为内部测试控制。当俘获信号变为高位时， 将WIR输出的反转提供给多路复用器30，并且当不存在移位信号输入时 依次将所述WIR输出的反转提供触发器32。因此可以使用更新控制信号 控制该反转的WIR输出以通过该结构传播至WIR输出。
图4示出了用于形成封装器指令寄存器的构件块，而图5示出了使 用图5的构件块形成的封装器指令寄存器。
如图所示，WIR包括图4元件的序列链，其串行输出与下一个串行 输入相连。所有单元共享相同的时钟、俘获、移位、更新和复位信号。
该寄存器使用WIR串行输入("si")端口以及WIR输出的并行设置 来提供数据的串行加载，它可以包括测试中施加于核心的测试矢量。
然而，该结构还允许指令寄存器的测试，具体用于监测通过串行触 发器以及通过俘获和移位多路复用器的1和0的传播以及通过更新多路 复用器的更新触发器的1和0的传播。可以使用串行输出监测通过片间 序列扫锚链连接的1和0的传播。
本发明涉及WIR，且使得能够在测试期间将动态数值配置给由指令 寄存器驱动的信号。这些动态数值可以使用标准扫描协议加载到WIR移 位寄存器，并且因此该方法由标准自动测试模式产生(ATPG)支持。
图6示出了上述不同的寄存器如何根据本发明示例而连接在一起。
如图所示，封装器串行输入"wsi"提供给封装器边界寄存器WBR60 和旁路寄存器WBY62。第一多路复用器64响应于测试信号 "wir—ws—extest"(由WIR驱动)，确定是否通过WBR或WBY的输出。该信号确定是否执行外部测试，在所述情况下将串行数据直接馈送给WBR。 如果没有外部测试，则使用旁路寄存器。
"selectwir"信号表明是否使用了测试寄存器，在此期间将串行 数据加载到WIR。如果"selectwir"信号选择该WIR，则提供WIR输出 作为串行封装器输出"wso"，而如果没有选择WIR，则将WBR或WBY的 输出传输给串行输出。所述选择由第二多路复用器66进行。
当没有使用WIR时，它可以用于核心和芯片的内部扫锚链数据。因 此，图6的结构提供了与核心和芯片的标准内部扫锚链连接 (concatenated with)的WIR移位寄存器68。在封装器并行输入"wpi [n]"
处接收到内部扫锚链数据(串行数据)，而且这可以是并行接口的一个引 脚。该输出配置作为封装器并行输出"wpo[n]"。为了能够使WIR移位寄 存器68与该核心/芯片内部扫锚链连接，在标准IEEE 1500结构中添加 了附加多路复用器70和对齐元件72。
多路复用器70将内部扫锚链数据提供给并行输入叩i[n]，并且当 WIR寄存器没有选定时依次提供给WIR寄存器，也就是当"selectwir" 信号在低位时。因此，与内部扫锚链的连接可以(如果需要)与WBR或 者WBY寄存器的串行输入数据供给并行。
对齐元件72由主时钟信号"wrck"定时，且用于使能一个时钟域 与另一个时钟域之间的连接。
图7更详细地示出了封装器指令寄存器以及相关的本发明控制逻 辑，它使用了由图6所示结构提供的访问，所述结构位于并行输入端口 和WIR之间以提供增加的测试能力。
参考图4和5所述，每个WIR级都包括串行寄存器部分和并行更新 部分。在图7中，串行部分的连接如76所示，而并行更新部分如77所不。
当selectwir信号在低位时，如上所述，并行输入wpi [n]访问串行 移位寄存器76。串行移位寄存器中数据的第一位提供给附加电路元件 78，所述元件与更新部分77具有类似的结构。电路78响应于更新信号 将数据传输给自己的输出，称作"wir—emb"，表示使用WIR的嵌入式测 试设备。更新作为正常操作模式的一部分执行，也就是当selector在高位 时。因此，使用串行端口将指令加载到串行移位寄存器。
当更新信号位于高位(并且selectwii"也是高位)时，所述信号馈 送给电路元件78，并且逻辑80也通过自己的"或"门将该信号传输给 所有其他更新部分77。
W工R数据的第一位提供了控制机制，将如下所述。
当更新信号变成低位后，只要selectwir信号维持在高位，则逻辑 80的输出位于低位，使得当selectwir在高位时逻辑80对电路的运行 没有影响。
然而，如果selectwir变成低位，逻辑80的输出取决于wir_emb 的数值。如果wir—e油是高位且selectwir是低位，"与"门输出值1， 该值通过"或"门传输给更新部分77，以维持它们在固定的更新模式。 因此，如果将高位加载到电路78，当selectwir变成低位时，将启动附 加更新机制。
这样就触发了从串行寄存器到并行寄存器的更新传输。
逻辑80的输出提供了一种连续地更新指令寄存器的更新级的输出。 更新级在所示的反转移位时钟wrck上更新，使得创建了所谓的"对齐" 行为。这样导致了安全的数据传输，即使控制信号馈送给不同的时钟域。 该行为映射到组合缓冲行为，并且完全由组合ATPG支持。
在这种附加更新模式中，电路78不更新且保持该输出，因为 wir—update固定在低位。因此，无论数据是否随后通过WIR移位寄存器 馈送，都保持了更新模式。
可以从上述描述理解，该结构允许基于从并行端口 wpi[n]所加载的 数据获取WIR的输出。
如果这些WIR输出提供了 WBR单元控制，这样使得能够实现对WBR 单元的动态控制。如图7所示，WIR更新部分77的输出可以直接映射到 WBR单元的保持输入，所述输入控制WBR的功能。这样使得能够在一个 核心嵌入到另一个较大核心的情况下实现有效测试。
在切换到附加更新模式后，用所需刺激数据加载扫锚链。不使用通 过扫锚链传播，直至加载所需刺激数据的数据值(因为测试协议没有和WIR加载一起执行)。
这样在嵌入式封装器测试操作模式期间具体地使能够实现动态控 制，也就是面向内或面向外操作模式。
当selectwir信号在低位且如上所述wir—emb信号在高位时，激活 这种嵌入式测试。
通过在ATPG控制下使能动态访问，完全分层核心可以由一套模式 覆盖。在仅有静态控制的情况下，则需要多ATPG运行以覆盖所有嵌入式 核心(所述核心可以继续分层)的内部逻辑以及核心之间的内部连接。
这样提供了增强已有测试模式产生软件的能力以提供附加测试覆 盖，具体地用于使能嵌入式核心覆盖。
图8示出了一种改进，其中该结构用于提供附加测试矢量，随后所 述矢量还可以提供给自动测试模式产生算法。在图8中，端口 77的输出 示为从wir—output 0到wir_output m-l。控制逻辑80的信号重命名为 "wir—scan",因为它用于执行扫描WIR串行移位寄存器的附加WIR测试 矢量。否则图8对应于图7。该结构的使用使得能够在内部核心逻辑测 试期间增加ATPG覆盖。
这两种方法可以结合，并且图9示出了一种结构，其中将多个附加 扫描元件配置用于嵌入式测试以及附加扫描测试。
电路的存储体(bank) 90提供了静态输出(甚至在附加更新模式期 间)。两个电路92用于核心嵌入式测试以及提供保持输入电路信号和保 持输出电路信号。电路94用于动态访问，具体用于测试数字逻辑。
该系统提供了灵活性，并且使能标准扫锚链操作、用于测试模拟模 块的静态测试操作以及适用于测试数字模块的动态测试功能。此外，提 供了测试嵌入式核心的能力。
在上述示例中，用于提供自动更新的附加逻辑实质上配置为附加移 位寄存器元件。替代地，附加逻辑可以在移位寄存器级中提供，以避免 需要附加移位寄存器级。这样也去除了移位级和更新级的一一对应关系。 因此，控制电路可以有效地在移位寄存器级之间进行分配。
在上述示例中，自动更新由附加电路启动。替代地，附加控制输入 可以用于提供附加更新机制。它可以如上述示例响应于WIR移位寄存器中的特定数据触发或者它可以外部产生作为附加测试控制输入。
已经参考IEEESTD 1500封装器结构描述了本发明。然而，本发明 对用在核心测试结构中的寄存器具有更为普遍的应用性，所述核心测试 结构提供并行和串行输入。
本领域普通技术人员应该理解所有其他改进。
权利要求
1.一种测试电路，用于测试集成电路核心或者集成电路核心外部电路，所述测试电路包括移位寄存器电路(76)，用于存储测试指令数据，所述移位寄存器电路包括多个级，每个级包括串行输入(wsi)和串行输出(wso)；第一移位寄存器存储元件(32)，用于存储从串行输入(wsi)接收到的信号，并以扫描链操作模式将所述信号提供给串行输出(wso)；以及第二并行寄存器存储元件(38)，用于存储来自第一移位寄存器存储元件的信号，并以更新操作模式将所述信号提供给并行输出，其中，所述测试电路还包括多路复用器(70)，用于向移位寄存器电路的串行输入(wsi)发送串行测试输入或者向移位寄存器电路(76)的串行输入发送附加输入(wpi[n])，并且其中所述测试电路还包括用于控制第一更新操作模式的第一输入(updatewr)，以及当向串行输入发送附加输入(wpi[n])时使用的第二更新机制。
2. 根据权利要求1中所述的电路，其中所述附加输入包括测试电 路的至少一个并行输入端口。
3. 根据权利要求1或2中所述的测试电路，其中所述第二更新机 制由控制电路(78)提供，所述控制电路响应于存储在移位寄存器至少 一级中的数据的特定值，产生用于将其他移位寄存器级设定成更新操作 模式的更新信号。
4. 根据权利要求3中所述的电路，还包括指令寄存器选择信号输 入(selectwir)，其中当指令寄存器选择信号输入激活时，测试电路的 串行输入通过多路复用器(70)发送到移位寄存器电路(76)的串行输 入，并且当指令寄存器选择信号输入(selectwir)未激活时，如果存储 在移位寄存器至少一级中的数据出现特定值，控制电路(78)产生更新 信号。
5. 根据权利要求4中所述的电路，还包括用于将移位寄存器级设 定为更新操作模式的更新信号输入(updatewr)，其中仅当指令寄存器选 择信号输入(selectwir)激活时所述更新信号输入是可操作的。
6. 根据权利要求3、 4或5中所述的电路，其中所述控制电路(78) 接收加载到第一移位寄存器存储元件(32)之一的信号。
7. 根据权利要求6中所述的电路，其中所述控制电路(78)包括 用于向第二并行寄存器存储元件(38)提供更新信号的逻辑门结构(80)。
8. 根据权利要求7中所述的电路，其中当指令寄存器选择信号 (selectwir)未激活且存储在移位寄存器至少一级中数据出现特定值时，或者当指令寄存器选择信号(selectwir)激活且外部更新信号 (叩datew:r)激活时，所述逻辑门结构(80)用于提供更新信号。
9. 根据前述任一权利要求中所述的电路，还包括在移位寄存器电 路(76)的串行输出处的至少一个附加控制输出端口 (wpo[n])。
10. 根据权利要求9中所述的电路，其中在所述附加控制输出端口 处设置对齐元件(72)。
11. 根据前述任一权利要求中所述的电路，其中所述第二更新机制 由控制电路(78)提供，并且其中将在由控制电路(78)启动的更新后 存储在第二并行寄存器存储元件(38， 77)中的数据用于控制封装器边 界寄存器单元。
12. 根据前述任一权利要求中所述的电路，其中所述第二更新机制 由控制电路(78)提供，并且其中将在由控制电路(78)启动的更新后 存储在第二并行寄存器存储元件(38， 77)中的数据作为封装器指令寄 存器输出而提供。
13. 根据前述任一权利要求中所述的电路，其中所述第二更新机制 由控制电路(78)提供，并且其中所述控制电路(78)响应于存储在移 位寄存器的至少两级中的数据的特定值，产生用于提供嵌入式核心测试 的第一信号以及用于提供附加测试模式的第二信号。
14. 根据前述任一权利要求中所述的电路，其中所述移位寄存器电 路包括用于嵌入式核心测试结构的封装器指令寄存器(WIR)。
15. 根据权利要求14中所述的电路，其中所述移位寄存器电路包括用于IEEESTD 1500嵌入式核心测试结构的封装器指令寄存器(WIR)。
16. 根据前述任一权利要求中所述的电路，其中 第一移位寄存器存储元件包括第一触发器(32); 第二并行寄存器存储元件包括第二触发器(38)。
17. —种IEEE STD 1500封装器，包括根据前述任一权利要求中所述的电路，其中所述移位寄存器电路包 括封装器指令寄存器；封装器边界寄存器；以及 封装器旁路寄存器。
18. —种集成电路，包括电路核心以及根据权利要求17中所述的 IEEE STD 1500封装器。
19. 一种测试集成电路核心或者集成电路核心外部电路的方法，所 述方法包括按照第一和第二模式使用核心封装器，其中-在第一模式中，串行输入(wsi)与封装器指令寄存器(76、 77) 相连且存储在串行移位寄存器存储元件(32)中，并且响应于更新信号 (叩datewr)，将存储在串行移位寄存器(76)中的封装器指令加载到并 行更新寄存器(77)中；在第二模式中，使用封装器并行接口的一个端口 (wpi[n])将用户 数据提供给串行输入，并且响应于连续更新信号，将存储在串行移位寄 存器(76)中的封装器指令连续地加载到并行更新寄存器(77)中。
20. 根据权利要求19中所述的方法，其中在所述第二模式中，存 储在封装器指令寄存器(76)中的数据用于确定是否产生将移位寄存器 级(76、 77)设定为更新操作模式的连续更新信号。
21. 根据权利要求19或20中所述的方法，其中在所述第二模式中， 将存储在串行移位寄存器的一个或多个级中的数据用于控制连续更新信 号的产生。
22. 根据权利要求19、 20或21中所述的方法，其中在所述第一模 式中，将来自自动测试模式产生系统的数据提供给串行输入"si)。
23. 根据权利要求19至22中任一项所述的方法，其中所述第二模 式用于提供附加测试模式。
24.根据权利要求19至23中任一项所述的方法，其中所述第二模 式用于较大核心中的嵌入式核心的测试。
全文摘要
测试电路具有移位寄存器电路(76)，用于存储为了测试集成电路核心的指令数据。移位寄存器电路的每一级包括第一移位寄存器存储元件(32)，用于存储从串行输入(wsi)接收到的信号并以扫描链操作模式将所述信号提供给串行输出(wso)；以及第二并行寄存器存储元件(38)，用于存储来自第一移位寄存器存储元件的信号并以更新操作模式将所述信号提供给并行输出。测试电路还包括多路复用器(70)，用于向移位寄存器电路的串行输入(wsi)发送串行测试输入或向移位寄存器电路(76)的串行输入中发送附加输入(wpi[n])。在优选实施例中，测试电路还包括控制电路(78)，所述控制电路响应于存储在移位寄存器的至少一级中的特定值以产生更新信号，所述更新信号用于将其他移位寄存器级设定为更新操作模式。
文档编号G01R31/3185GK101297208SQ200680039392
公开日2008年10月29日 申请日期2006年10月12日 优先权日2005年10月24日
发明者汤姆·瓦叶尔斯 申请人:Nxp股份有限公司