专利名称：半导体集成电路和测试方法
技术领域：
本发明涉及半导体集成电路和测试方法。具体而言，本发明涉及用于 经由输入/输出单元来对路径执行高速测试的半导体集成电路和测试方法。
背景技术：
图1是示出一种已知的半导体集成电路的一个示例的主要部分的图，如图1中所示，LSI (大规模集成)电路1具有边界扫描链2、系统电路3-l到3-4、输入/输出(10)单元4和IO片(10 pad) 5。边界扫描链2具有 触发器(FF1-FF5) 6-1到6-5，它们构成用于实现边界扫描测试功能的寄 存器(或者边界扫描寄存器)。扫描测试时钟STCLK被输入到触发器6-1 到6-5的时钟输入端，并且路径控制信号PCNT被从触发器6-5经由系统 电路3-4输入到10单元4的控制端。在IO片5和地之间连接外部负载 (未示出)。在传播延迟测试(或者转变延迟测试)中，高速扫描测试时钟 STCLK、即短持续时间扫描测试时钟STCLK被输入来检测在触发器6-1 到6-5的数据路径中的传播延迟故障。扫描测试时钟STCLK具有例如大 约100 MHz的频率。在这样的传播延迟测试期间捕获的路径包括例如系统 电路3-l到3-3和10单元4。图2是示出己知10单元及其外围结构的图。如图2中所示，当包括 10单元4的路径500被进行传播延迟测试时，外部负载8，即测试设备的 负载(容量)，在LSI电路1的测试期间的影响表现为路径延迟和信号反 射，如黑色箭头所示，因为IO单元4沿着路径500存在。因为在LSI电路 1的正常操作期间测试设备的负载大于外部负载8，因此在所述测试期间 在包括10单元4的路径500中的延迟的时间量也大于在正常操作期间在 路径500中的延迟的时间量。因此，所述延迟成为减低传播延迟测试的工
作频率的因素。在图2中，在传播延迟测试期间捕获的路径500包括系统 电路3-2和3-3，并且触发器6-3作为路径500的开始点，触发器6-4作为 路径500的结束点。例如，日本未审查专利申请第8-62298号公开了一种半导体集成电 路，其具有选择器，所述选择器将高速接口的输入数据环回到输出部分。 日本未审查专利申请公开第10-26654号公开了一种技术，其中，与另一个 输入端的状态和内部电路的逻辑独立地测试具有输入功能的终端的输入特 性。但是，已知的半导体集成电路具有问题难于不受到外部负载的影响 而执行传播延迟测试。发明内容因此，本发明的一个目的是提供一种半导体集成电路和测试方法，其 允许不受到外部负载的影响而执行传播延迟测试。为了克服如上所述的问题，本发明提供了一种半导体集成电路。所述半导体集成电路包括输入/输出单元，其被包括于在传播延迟测试期间捕 获的路径中，并且具有在输出总线上的输出级缓冲器；终端，其连接到输 入/输出单元的输出总线和输入总线，并且能够连接到外部负载或者测试设 备。输入/输出单元具有切换装置，其在第一路径和第二路径之间切换，所 述第一路径在输出级缓冲器的输出侧环回，所述第二路径在输出级缓冲器 的输入侧环回。在正常操作期间选择第一路径，在传播延迟测试期间选择 第二路径。为了克服如上所述的问题，本发明提供了一种半导体集成电路的测试 方法，所述半导体集成电路包括输入/输出单元，其被包括于在传播延迟 测试期间捕获的路径中，并且具有在输出总线上的输出级缓冲器；终端， 其连接到输入/输出单元的输出总线和输入总线，并且能够连接到外部负载 或者测试设备。输入/输出单元中的切换装置被控制使得在正常操作期间选 择第一路径，并且在传播延迟测试期间选择第二路径，所述第一路径在输 出级缓冲器的输出侧环回，所述第二路径在输出级缓冲器的输入侧环回。
图1是示出一种已知的半导体集成电路的一个示例的主要部分的图； 图2是示出已知的IO单元及其外围结构的图；图3是示出按照本发明的第一实施例的半导体集成电路的主要部分的图；图4是示出10单元的另一个配置的图； 图5是示出IO单元的另一个配置的图； 图6是示出IO单元的另 一个配置的图；图7是示出按照本发明的第二实施例的半导体集成电路的主要部分的 图；以及图8是示出按照本发明的第三实施例的半导体集成电路的主要部分的图。
具体实施方式
在半导体集成电路中，输入/输出(10)单元具有切换装置，其能够在 第一路径和第二路径之间切换，所述第一路径在输出级缓冲器的输出侧环 回，所述第二路径在输出级缓冲器的输入侧环回。在正常操作期间，选择 在输出级缓冲器的输出侧环回的第一路径，在传播延迟测试期间，选择在 输出级缓冲器的输入侧环回的第二路径。使用这种布置，可以不受到外部负载的影响而进行传播延迟测试。而 且，有可能抑制外部负载的影响呈现为包括输入/输出单元的路径中的路径 延迟和信号反射，并且也可能抑制对于测试速度的影响，该影响产生自所 连接的测试设备的负载(容量)。下面参考图3 图8来描述按照本发明的实施例的半导体集成电路和 测试方法。图3是示出按照本发明的第一实施例的半导体集成电路的主要部分的 图。在图3中，通过相同的附图标号来表示与在图1和图2中的那些相同 的部分，并且下面不给出其说明。在半导体器件的单个衬底上提供LSI电 路11。从LSI电路11的内部或者外部向控制片(control pad)(或者控制
端18)输入用于指示传播延迟测试的测试信号TST。10单元14具有到10片5的输出总线和自10片5的输入总线。输出 总线具有在输入级中包括的前置缓冲器21和在输出级中包括的最终缓冲 器22。输入总线具有在输入级中包括的前置缓冲器23和在输出级中包括 的最终缓冲器24。缓冲器22通过从触发器(FF5) 6-5输出的总线控制信 号BCTL被控制。连接缓冲器21和22的在输出总线上的节点和连接缓冲 器23和24的在输入总线上的节点经由切换部分SW1连接。在输入总线 上，缓冲器23和连接切换部分SW1和输入总线的节点经由切换部分SW2 连接。通过经由反相器25从控制片18提供的测试信号TST (反相测试信 号/TST)，切换部分SW1的通/断(打开湖合)状态被控制。通过从控制 片18提供的测试信号TST，切换部分SW2的通/断状态被控制。切换部分 SW1和SW2和反相器25构成切换装置。在LSI电路11的正常操作期间，响应于测试信号TST，切换部分 SW1被控制为关断，切换部分SW2被控制为接通。另一方面，在LSI电 路11的传播延迟测试期间，响应于测试信号TST，切换部分SW1被控制 为接通，切换部分SW2被关断。利用这种布置，当包括10单元14的路 径100要被进行传播延迟测试时，在LSI电路11的测试期间的外部负载 8、即测试设备的负载(容量)的影响不会呈现为路径延迟和信号反射， 如黑色箭头所示，虽然IO单元14沿着路径IOO而存在。测试设备的负载 大于在LSI电路11的正常操作期间施加的外部负载8。但是，在测试期间 包括10单元14的路径100的延迟与在正常操作期间路径100的延迟基本 上相同，因此不成为降低传播延迟测试的工作频率的因素。在图3中，在 传播延迟测试期间捕获的路径100包括系统电路3-2和3-3和10单元14， 并且触发器6-3用作路径100的开始点，触发器6-4用作路径100的结束 点。如上所述，10单元14具有能够在如下两个路径之间切换的配置在 输出级缓冲器22的输入侧环回的、经过切换部分SW1的路径，和在输出 级缓冲器22的输出侧环回的、经过切换部分SW2的路径。在正常操作期 间，选择在输出级缓冲器22的输出侧环回的路径，并且在传播延迟测试
期间，选择在输出级缓冲器22的输入侧环回的路径。因此，可以不受到外部负载8的影响而执行传播延迟测试。而且，有可能抑制外部负载8的 影响呈现为在包括10单元14的路径100中的路径延迟和信号反射，并且 也可能抑制对于测试速度的影响，该影响产生自所连接的测试设备的负载 (容量)。本发明可以实现使得可以不受到外部负载的影响而执行传播延迟测试 的半导体集成电路和测试方法。图4是示出IO单元14的另一个配置的图。在图4中，切换部分SW1 包括晶体管31，切换部分SW2包括晶体管32。晶体管31和32和反相器 25构成切换装置。图5是示出IO单元14的另一个配置的图。在图5中，通过选择器41 来实现切换部分SW1和SW2和反相器25的功能。缓冲器21的输出和缓 冲器23的输出被输入到选择器41的输入端。从控制片18提供的测试信号 TST被输入到选择器41的选择端。在LSI电路11的正常操作期间，响应 于测试信号TST，选择器41被控制以便选择和输出缓冲器21的输出。另 一方面，在LSI电路11的传播延迟测试期间，响应于测试信号TST，选 择器41被控制以便选择和输出缓冲器23的输出。选择器用41用作切换装 置。图6是10单元14的另一个配置。在图6中，通过晶体管51以及或 (OR)电路52来实现切换部分SW1和SW2与反相器25的功能，并且不 提供缓冲器23。在缓冲器21的输入和缓冲器24的输入之间提供了晶体管 51，并且通过测试信号TST来控制晶体管51的通/断状态。缓冲器22的 输出被输入到或电路52的输入端之一，并且测试信号TST被输入到或电 路52的另一个输入端。在LSI电路11的正常操作期间，响应于测试信号 TST，晶体管51被控制为关断，并且缓冲器22的输出被从或电路52输 出。另一方面，在LSI电路11的传播延迟测试期间，响应于测试信号 TST，晶体管51被控制为导通，并且测试缓冲器22的输出不从或电路52 输出。晶体管51以及或电路52构成切换装置。
图7是示出按照本发明的第二实施例的半导体集成电路的主要部分的图。在图7中，以相同的附图标号来表示与在图3中的那些相同的部分， 并且下面不给出其说明。在图7中，LSI电路IIA被提供了专用于传播延 迟测试的控制片(或者测试端)18，并且测试信号TST被从控制片18输 入到IO单元14A。按照第二实施例的半导体集成电路是允许不受外部负载的影响而执行 传播延迟测试的半导体集成电路。图8是示出按照本发明的第三实施例的半导体集成电路的主要部分的 图。在图8中，以相同的附图标号来表示与在图3中的那些相同的部分， 并且下面不给出其说明。在图8中，测试信号TST由在LSI电路IIB中提 供的部分产生，并且被输入到10单元14B。具体地，测试信号TST被 JTAG TAPC (联合测试行动组-测试访问端口控制器，Joint Test Action Group - Test Access Port Controller) 61产生，所述JTAG TAPC 61被提供 在LSI电路11B中，并且符合IEEE std 1149.1标准测试访问端口和边界扫 描架构。JTAG TAPC 61控制用于实现边界扫描测试功能的寄存器，即包 括触发器6-3到6-5的边界扫描寄存器。JTAG TAPC 61根据从LSI电路 IIB的片(或者端子)19-1到19-4输入的信号TCK、 TRST、 TDI禾Q TMS 来产生测试信号TST。对于JTAG TAPC 61，准备5个信号TCK、 TMS、 TDI、 TDO和TRST来设置用于寄存器的数据，并且控制JTAG TAPC 61。上述的信号TCK、 TRST、 TDI和TMS是所述5个信号中的四个信 号，并且上述的测试信号TST对应于输出信号TDO。信号TCK是用于连 接系统电路(或者设备)的串行数据总线的系统时钟(测试时钟输入)， 并且测试操作和LSI电路11B的正常操作与述系统时钟TCK同步地执 行。信号TMS是用于控制测试逻辑的输入信号(测试模式选择输入)。 信号TDI是用于测试逻辑的指令和数据的串行输入信号(测试数据输 入)。信号TDO是用于来自测试逻辑的数据的串行输出信号(测试数据 输出)。信号TRST是用于执行JTAG TAPC 61的异步复位的输入信号， 并且是可选用的。本发明涵盖了如下所述的发明的范围。
按照第三实施例的半导体集成电路，其允许不受外部负载的影响而执 行半导体集成电路。虽然已经结合特定的实施例而说明了本发明，但是不言而喻，本发明 不限于此，可以在不脱离本发明的精神和范围的情况下进行各种修改和改 进。
权利要求
1.一种半导体集成电路，包括输入/输出单元，所述输入/输出单元被包括于在传播延迟测试期间捕获的路径中，并且具有在输出总线上的输出级缓冲器；和终端，所述终端耦合到所述输入/输出单元的输出总线和输入总线，并且能够连接到外部负载或者测试设备，其中，所述输入/输出单元具有切换装置，所述切换装置在第一路径和第二路径之间切换，所述第一路径在所述输出级缓冲器的输出侧环回，所述第二路径在所述输出级缓冲器的输入侧环回，并且所述第一路径在正常操作期间被选择，所述第二路径在所述传播延迟测试期间被选择。
2. 根据权利要求1的半导体集成电路，其中，所述切换装置响应于从所述半导体集成电路内部或者外部输入 的测试信号而在所述第一路径和所述第二路径之间切换。
3. 根据权利要求1的半导体集成电路，还包括 包括多个触发器的边界扫描链，其中，在传播延迟测试期间捕获的所述路径的开始点和结束点包括在 所述边界扫描链中的任意两个不同的触发器。
4. 根据权利要求2的半导体集成电路，还包括包括多个触发器的边界扫描链，其中，在传播延迟测试期间捕获的所述路径的开始点和结束点包括在 所述边界扫描链中的任意两个不同的触发器。
5. 根据权利要求3的半导体集成电路，其中，所述输入/输出单元包括在所述输出总线上提供的输入级缓冲器 和所述输出级缓冲器，以及在所述输入总线上提供的输入级缓冲器和输出 级缓冲器，并且其中，所述第一路径包括在所述输出总线上提供的所述输入级缓冲器 和所述输出级缓冲器，以及在所述输入总线上提供的所述输入级缓冲器和 所述输出级缓冲器，并且所述第二路径仅包括在所述输出总线上的所述输入级缓冲器和在所述 输入总线上的所述输出级缓冲器。
6. 根据权利要求3的半导体集成电路，其中，所述输入/输出单元包括在所述输出总线上提供的输入级缓冲器和所述输出级缓冲器；以及 在所述输入总线上提供的输出级缓冲器，并且其中，所述第一路径包括在所述输出总线上提供的所述输入级缓冲器 和所述输出级缓冲器，以及在所述输入总线上的所述输出级缓冲器，并且所述第二路径仅包括在所述输出总线上的所述输入级缓冲器和在所述 输入总线上的所述输出级缓冲器。
7. 根据权利要求5的半导体集成电路，其中，通过在所述边界扫描链中的任一个触发器来控制在所述输出总 线上的所述输出级缓冲器。
8. 根据权利要求6的半导体集成电路，其中，在所述输出总线上的所述输出级缓冲器通过在所述边界扫描链 中的任一个触发器的输出而被控制。
9. 根据权利要求2的半导体集成电路，还包括测试访问端口控制器，所述测试访问端口控制器产生测试信号，并且符合IEEE std 1149.1标准测试访问端口和边界扫描架构。
10. —种半导体集成电路的测试方法，所述半导体集成电路包括输入/输出单元，所述输入/输出单元被包括于在传播延迟测试期间捕获的路径中，并且具有在输出总线上的输出级缓冲器；终端，所述终端连接到所 述输入/输出单元的所述输出总线和输入总线，并且能够连接到外部负载或 者测试设备；以及切换装置，其中，所述输入/输出单元中的所述切换装置 被控制使得在正常操作期间第一路径被选择，并且在传播延迟测试期间第 二路径被选择，所述第一路径在所述输出级缓冲器的输出侧环回，所述第 二路径在所述输出级缓冲器的输入侧环回。
11. 根据权利要求10的测试方法，其中，测试信号从所述半导体集成电路的内部或者外部被输入，以使得在所述传播延迟测试期间，所述第 二路径被选择。
12. 根据权利要求10的半导体集成电路，其中，所述半导体集成电 路包括边界扫描链，所述边界扫描链包括多个触发器，并且在所述传播延迟测试期间捕获的路径的开始点和结束点包括在所述边 界扫描链中的任意两个不同的触发器。
13. 根据权利要求11的测试方法，其中，所述半导体集成电路包括 边界扫描链，所述边界扫描链包括多个触发器，并且在所述传播延迟测试期间捕获的路径的开始点和结束点包括在所述边 界扫描链中的任意两个不同的触发器。
14. 根据权利要求11的测试方法，其中，所述测试信号是通过测试访问端口控制器产生的，所述测试访问端口控制器被提供在所述半导体集成电路中，并且符合IEEE std 1149.1标准测试访问端口和边界扫描架构。
全文摘要
提供了一种半导体集成电路和测试方法。半导体集成电路包括输入/输出单元，其被包括于在传播延迟测试期间捕获的路径中，并且具有在输出总线上的输出级缓冲器；终端，其连接到输入/输出单元的输出总线和输入总线。外部负载或者测试设备能够连接到终端。输入/输出单元具有切换装置，其在第一路径和第二路径之间切换，第一路径在输出级缓冲器的输出侧环回，第二路径在输出级缓冲器的输入侧环回。在正常操作期间选择第一路径，在传播延迟测试期间选择第二路径。
文档编号G01R31/28GK101158707SQ20071016280
公开日2008年4月9日 申请日期2007年10月8日 优先权日2006年10月4日
发明者大槻浩一, 武井一弘 申请人:富士通株式会社