专利名称：在集成电路内确定信号路径的不对称信号延迟的方法
技术领域：
本发明涉及一种用于在集成电路内确定信号路径的不对称信号延
迟的方法，尤其是涉及一种用于在FlexRay总线的情况下在通信控制模 块内确定信号路径的不对称信号延迟的方法。
背景技术：
在FlexRay总线系统中，经由多个分别具有信号边沿的不对称延迟 的组件来实现数据的传输。所述组件例如是有源星形、收发器、输入和 输出緩沖器。
组件的不对称信号延迟在通过组件的信号上升沿的渡越延迟 (Durchlaufverz5gerung)和信号下降沿的渡越延迟之间区别。在此，可 以将不对称延迟的原因划分为系统分量和非系统分量。在预先确定的工 作点时、例如在某个温度或某个供应电压时为组件在特定的公差界限之 内固定地预先确定组件的不对称延迟的系统原因。在数据传输中，由各 自的数据传输协议确定最大允许的不对称信号延迟。数据传输协议例如 预先确定，对标称的比特持续时间n次采样，并在预先确定的采样计数 器读数时，接收所采样的值，用于进一步的数据处理。数据处理例如由 串行数据流的解码组成。在FlexRay总线的数据传输协议中，例如八次 采样标称的比特持续时间，并且在采样计数器读数为5时接收所采样的 逻辑值。在FlexRay数据传输协议中，在传输信道中对于无差错的解码 允许最大37.5 nsec的不对称延迟。如果最大允许的不对称延迟被超过， 则错误的比特值被采样。例如通过循环冗余检查(CRC)来识别有错误 的比特值，并且要么丢弃所接收的数据，要么利用软件中的附加耗费再 次传输所接收的数据。
在设计总线系统时，必须在从发送组件出发朝向接收组件的作用链
中考虑所有引起不对称性的组件。通常为此从数据页和估计中获取和累 加各个不对称性份额。
在集成电路中不过不可能确定由集成信号路径所引起的不对称延 迟，因为在测量点处不能分接测量信号。用于分接这样的测量信号的附加的测试信号焊盘是一种不能证明合理的附加的技术耗费。除此之外， 在大多数的情况下已经占用了在集成电路外壳中所设置的信号焊盘
(Signal-Pad)。
发明内容
因此本发明的任务是提供一种用于在集成电路内确定信号路径的 不对称信号延迟的方法，其中，可以在不设置附加的信号焊盘的情况下 来确定不对称信号延迟。
根据本发明通过具有在权利要求1中所说明的特征的方法来解决该 任务。
本发明提供一种用于在集成电路内确定信号路径的不对称信号延 迟和/或抖动的方法，具有以下步骤
-借助集成复用器将由信号路径所输出的信号耦合输出 (ausk叩peln),用于测量由集成信号路径和集成复用器所构成的测量 路径的不对称信号延迟；
-测量集成复用器的不对称信号延迟；和
-计算在测量路径的不对称信号延迟和集成复用器的不对称信号延 迟之间的差用于确定信号路径的不对称信号延迟。
在本发明方法的一种实施形式中，用于测量不对称信号延迟的外部 测量设备，首先施加信号上升沿和随后施加信号下降沿，其中，该外部 测试设备检测信号上升沿的渡越时间(Durchlaufzeit)和信号下降沿的 渡越时间，其中，将不对称信号延迟作为信号上升沿的渡越时间和信号 下降沿的渡越时间之差来计算。
在本发明方法的一种实施形式中,在用于测量测量路径的信号延迟 的第 一测量运行模式和用于测量复用器的信号延迟的第二测量运行模 式之间切换复用器。
在本发明方法的一种实施形式中，复用器在正常运行模式下接通由 集成的逻辑电路所输出的输出信号。
在本发明方法的一种实施形式中，由数据信号路径构成集成信号路 径，该数据信号路径在正常运行模式下向边沿触发式集成触发器输出信 号。
在本发明方法的 一种实施形式中，由时钟脉冲信号路径构成集成信
6号路径，该时钟脉冲信号路径在正常运行模式下向边沿控制时集成触发 器的时钟脉冲信号输入端输出时钟脉冲信号。
在本发明方法的 一种实施形式中,运行模式控制单元在第 一测量运 行模式、第二测量运行模式和正常运行模式之间切换复用器。
在本发明方法的一种实施形式中，由D触发器构成边沿触发式触发
器，该D触发器向集成电路的集成解码器输出逻辑输出信号。
本发明还提供一种集成电路，该集成电路具有至少一个带有可测量 的不对称信号延迟的集成信号路径，其中，在第一测量运行模式下，借 助可控制的集成复用器可以将集成信号路径的输出信号耦合输出，用于 测量包括集成信号路径和集成复用器的测量路径的不对称信号延迟，其 中，在第二测量运行^t式下，借助可控制的集成复用器可以将测量信号 耦合输出，用于测量集成复用器的不对称信号延迟。
在集成电路的一种优选实施形式中，信号路径对于接收数据信号具 有至少一个緩冲器电路。
在集成电路的一种优选实施形式中，信号路径在输出侧连接到边沿 触发式触发器的数据输入端上，其输出端与集成电路的集成解码器相连 接。
在集成电路的一种优选实施形式中，由集成时钟脉冲信号路径构成 信号路径。
在集成电路的一种优选实施形式中，时钟脉冲信号路径具有集成时 钟脉冲发生器用于生成时钟脉冲信号。
在集成电路的一种优选实施形式中，时钟脉沖信号发生器是PLL电路。
在集成电路的一种优选实施形式中，集成复用器具有至少三个输入 端， 一个输出端和一个控制输入端。
在集成电路的一种优选实施形式中，复用器在笫一测量运行冲莫式下 接通集成信号路径的与复用器的第 一输入端相连接的输出端，在第二测 量运行模式下接通施加到复用器的第二输入端处的时钟脉沖信号，和在 正常运行模式下将集成逻辑电路的施加到复用器第三输入端处的逻辑 输出信号接通至集成电路的输出信号焊盘。
在集成电路的一种优选实施形式中，集成复用器的控制输入端与集
7成运行模式控制单元相连接。
在集成电路的一种优选实施形式中，集成电路是用于FlexRay总线的通信控制器。
以下参照用于阐述本发明主要特征的附图来说明用于在集成电路
内确定信号路径的不对称信号延迟的本发明方法的优选实施形式。图l展示了按照现有技术的常规集成电路的框图；图2展示了按照现有技术的常规通信模块的框图；图3展示了根据本发明实施形式的用于在集成电路内确定信号路径
的不对称信号延迟的测试装置的框图4展示了用于在集成电路内确定信号路径的不对称信号延迟的本
发明方法的可能实施形式的流程图5展示了作为本发明集成电路的实施例的通信模块的框图6展示了用于阐述根据本发明方法来确定不对称信号延迟的测量
过程的信号图7A, 7B展示了在本发明集成电路中所使用的复用器的可能的实施形式。
具体实施例方式
图1展示了按照现有技术的集成电路，该集成电路具有任意的集成信号路径(例如数据信号路径或时钟脉冲信号路径)和集成逻辑电路。逻辑电路经由至少 一个数据信号输入端引线或数据信号输入端焊盘(D-IN)来接收逻辑数据输入信号，所述逻辑数据输入信号由逻辑电路处理。逻辑电路经由数据信号输出端焊盘(D-OUT)输出相应的逻辑数据输出信号。
图2展示了按照现有技术的这种集成电路的实例。在图2中所示出的常规的集成电路是例如用于FlexRay总线的通信控制才莫块。在输入信号引线或输入信号焊盘RxD处接收数据信号，并经由输入信号数据緩沖器施加到采样触发器的数据输入端D上，例如施加到D触发器的数据输入端上。边沿触发式采样触发器经由时钟脉冲信号输入端从时钟脉冲信号路径中获得时钟脉冲信号，该时钟脉冲信号路径包含时钟脉冲信号发生器，例如生成时钟脉沖信号的PLL电路。所生成的时钟脉沖信号
8CLK例如树状地经由集成电路的时钟脉冲信号线路来分配，并到达采样触发器的时钟脉沖输入端。采样触发器对所接收的数据信号采样，并向下游的解码器输出所采样的逻辑数据信号。尤其由于由PLL电路所生成的时钟脉冲信号CLK的相位抖动，以一定的不精确性来实现通过时钟脉冲信号路径对采样触发器的时钟脉冲供应。添加不对称延迟，该不对
称延迟由时钟脉冲信号线路的树状分路或时钟树(Clock Tree)的树状分路所引起。该不对称性导致偏离理想的时钟脉冲信号CLK,即导致所谓的时钟偏移(Clock Skew)。如果根据图2的通信模块是集成电路，则仅仅信号输入端引线RxD可以从外面被访问。同样通信模块的时钟脉冲供应以及其它的引起不对称性的部件被封装。根据图2的常规的集成通信控制模块因此例如在输入信号緩沖器之后为确定由输入信号緩沖器所引起的不对称信号延迟，不允许直接的测量访问。
图3展示了本发明集成电路1的可能实施形式的框图。集成电路1具有带有可测量的不对称信号延迟的集成信号路径2。信号路径2例如是数据信号路径或时钟脉沖信号路径。集成电路1除了信号路径2之夕卜，还包含逻辑电路3。逻辑电路3具有至少一个数据输入端，该数据输入端经由内部的数据线路4与集成电路1的数据输入信号焊盘5相连接。由集成逻辑电路3处理施加在数据信号输入端焊盘5处的数据信号。经由内部的数据线路6向集成复用器7的输入端输出由逻辑电路3所生成的输出信号。在集成电路1的优选实施形式中，集成复用器7具有三个信号输入端、 一个控制输入端以及一个输出端，正如在图3中可以看出的那样，该输出端经由内部的数据线路8与集成电路1的数据输出信号焊盘9相连接。由集成电路1的集成运行模式控制单元10生成用于控制复用器7的控制信号CTRL。
复用器7可以在它的三个信号输入端之间切换。在集成电路1的第一测量运行;f莫式MBI下，将信号路径2的信号输出端经由内部的线路11和复用器7的第 一信号输入端接通到集成电路1的数据信号输出端焊盘9上。在第二测量运行^t式MBII下，将施加在数据信号输入端5处的测量信号经由内部的数据线路12和复用器7的第二信号输入端接通到集成电路l的数据信号输出端焊盘9上。在集成电路l的正常运行模式NB下，将由逻辑电路3所输出的逻辑输出信号经由复用器7的笫三输入端接通到集成电路1的数据信号输出端焊盘9上。
图4展示了用于示出本发明方法的可能实施形式的流程图，该方法
用于确定集成电路1的在图3中所示出的内部信号路径2的不对称信号 延迟。在第一步骤S1中，控制单元10通过控制复用器7将集成信号路 径2的输出端接通到数据信号输出端焊盘9上，即借助集成复用器7将 由信号路径2所输出的信号耦合输出用于测量测量路径的不对称信号延 迟。在此，测量路径由集成信号路径2、内部的线路ll、复用器7和内 部的线路8所构成。测量路径既包含集成信号路径2，也包含集成复用 器7。信号路径2例如是数据信号路径，或内部时钟脉冲信号路径。如 果信号路径是数据信号路径，则外部的测试设备13则例如首先将信号 上升沿和随后将信号下降沿施加到集成电路1的集成数据信号路径2的 输入端上。外部的测试设备13既针对测量信号的信号上升沿也针对信 号下降沿来测量由测量路径、即由信号路径2和复用器7所引起的信号 延迟。由测试设备3将包括集成信号路径2和集成复用器7的测量路径 的不对称信号延迟作为在信号上升沿的所测量的渡越时间和信号下降 沿的所溯，J量的渡越时间之间的差来确定或计算。
如果在集成电路l的替代实施形式中，信号路径2是内部的时钟脉 沖信号路径，则由外部的测试设备13不施加测量信号到信号路径2，因 为信号路径2本身生成时钟脉冲信号CLK。在两种情况下，由复用器7 首先经由数据信号输出端焊盘9向确定测量路径的不对称信号延迟的外 部测试设备13耦合输出由信号路径2、即由数据信号路径或时钟脉沖信 号路径所输出的信号用于测量测量路径的不对称信号延迟。
复用器7作为集成组件本身具有不对称信号延迟。由于不知道复用 器的不对称性是否部分地补偿或者放大信号路径2的不对称性，在本发 明方法中在另一步骤S2中，测量复用器7的不对称信号延迟。控制单 元10为此通过相应地控制复用器7将施加在数据信号输入端焊盘5处 的测量信号接通到数据信号输出端焊盘9上用于通过测试设备13分析。
在另一步骤S3中，测试设备13计算在测量路径的不对称信号延迟 和集成复用器7的不对称信号延迟之间的差。所计算的差对应于集成信 号路径2的不对称的信号延迟。
为了在第二测量过程中可以从包括信号路径2和复用器7的测量路
10径的在第 一 测量过程中所确定的不对称性中减去复用器7的所确定的不 对称性，针对两个测量过程，复用器7的不对称性有必要是相同大的。 为了达到这点，在本发明集成电路的优选实施形式中，在电路和布局方 面对称地确定复用器7尺寸。优选地在复用器7的关于芯片布局的一黄向 扩展方面尽可能小地设计复用器7,使得复用器7在其不对称信号延迟 时间方面对于两个过程几乎相同地来表现。
图7A, 7B展示了复用器7的可能的实施形式。经由控制输出端SO 或Sl将路径从输入端X0、 XI、 X2和X3接通到输出端Y。在图7A中 所示出的实施形式中，复用器包含NMOS晶体管。在图7B中所示出的 实施形式中，是复用器7的CMOS实现。
图5展示了根据本发明的集成电路1的实施例。在图5中所示出的 实施例中，由通信模块或由用于FlexRay总线的通信控制器构成集成电 路l。根据图5的通信控制模块1除了集成逻辑电路3之外，还具有两 个集成信号路径2A、 2B,其中，由集成数据信号路径构成第一集成信 号路径2A,由内部时钟脉冲信号路径构成第二集成信号路径2B。两个 集成信号路径2A， 2B中的每一个均具有在根据图5的本发明集成电路 1中可测量的不对称信号延迟或时钟脉沖抖动。在此，分别借助由集成 控制单元10所控制的所属的可控制的集成复用器7A、7B可以将相应的 集成信号路径2A、 2B的输出信号耦合输出，用于在第一测量运行沖莫式 MBI下测量由相应的集成信号路径2A、 2B和相应的集成复用器7A、 7B 所构成的测量路径的不对称信号延迟。图5中所示出的通信控制冲莫块1 具有数据信号路径2A,该数据信号路径2A经由接收信号焊盘14获得 要处理的逻辑数据信号。数据信号路径2A包含至少一个串联的緩沖器 15，其在输出側与边沿触发式采样触发器16的数据输入端D相连接。 边沿触发式触发器16具有与集成电路1的时钟脉冲信号路径2B相连接 的时钟脉冲信号输入端。例如由D触发器构成边沿触发式触发器16, 该D触发器的信号输出端配备集成解码器17,用于对施加在数据信号 输入端焊盘14处的数据比特流进行解码。通过时钟脉冲信号路径2B实 现采样触发器16的时钟脉沖供应，所述时钟脉沖信号路径2B包含集成 时钟脉冲发生器18，例如PLL电路。在集成电路1内，经由时钟脉冲 信号线路树19的时钟脉沖线路来分配由PLL电路18所生成的时钟脉冲信号，并施加到采样触发器16的时钟脉冲信号输入端上。
为了确定图5中所示出的通信控制模块1的不对称分量，不仅确定 信号路径2A的不对称信号延迟，而且确定信号路径2B的不对称信号延 迟。可以同时或顺序地由外部的测试设备13实现两个不对称信号延迟 的确定。
通过在分接节点20处耦合输出所施加的测量信号和通过接下来测 量集成复用器7A的不对称信号延迟，外部的测试设备13首先测量信号 路径2A的不对称信号延迟，其方式是将测量信号施加到数据信号输入 端焊盘5A上和经由数据信号输出端焊盘9A来读出。于是通过计算在包 括集成数据信号路径2A和集成复用器7A的测量路径的所测量的不对 称信号延迟和集成复用器7A本身的所测量的不对称信号延迟之间的差 来确定信号路径2A的不对称信号延迟。
以相同的方式，随后或并行地确定时钟脉沖信号路径2B的信号延 迟，其方式是在分接节点21处在采样触发器16的时钟脉沖输入端之前， 经由复用器7B向集成电路1的数据信号输出端焊盘9B耦合输出由时钟 脉沖信号路径2B所生成和分配的时钟脉沖信号CLK。随后再次实现集 成复用器7B的不对称信号延迟的测量，其方式是将测量信号施加在数 据信号输入端焊盘5B处和在数据信号输出端焊盘9B处读出。
图6表明了不对称信号延迟的测量，用于测量测量信号的信号下降 沿和信号上升沿的渡越时间之差。
图5中所示出的通信;漢块的不对称延迟主要由两个系统分量组成。 由从输入信号引线RxD直至采样触发器16的数据输入端的不对称延迟 构成第一系统分量。
第二系统分量具有在采样触发器16的时钟脉冲信号输入端处的时 钟脉沖信号抖动，即在周期持续时间方面与理想时钟脉冲的偏离。时钟 脉冲信号抖动由时钟脉冲源(即时钟脉冲发生器18、例如石英或PLL 电路)抖动以及时钟脉沖信号树的不对称延迟组成。由级联的树状緩沖 器电路构成时钟脉沖信号树，该緩沖器电路考虑时钟脉冲发生器18的 有限的驱动能力并确保集成电路l内的所有触发器的平衡的时钟脉冲供 应。
在本发明的集成电路l中，借助复用器7A、 7B经由本来存在的数字输入和输出信号引线5A、 5B、 9A、 9B能够实现不对称信号延迟的系 统分量的测量，其中，在附加的测量步骤S2中，确定由复用器7A、 7B 自身引起的不对称分量，并随后在步骤S3中计算出所述不对称分量。 本发明的集成电路1和本发明方法允许在不采用附加的焊盘的情况下确 定在根据图5的通信控制模块1中的不对称延迟。
优选地施加具有规定的比特持续时间的信号用于测量不对称性，并 测量合成的比特持续时间。在所施加的比特持续时间和所测量的比特持 续时间之间的差对应于不对称信号延迟。替代地可以测量信号上升沿和 信号下降沿的渡越延迟，并通过差形成来确定不对称延迟。
本发明的集成电路l中可以是任意的集成电路1,例如专用集成电 路ASIC,或是可编程集成逻辑电路FPGA。本发明的集成电路l允许用 很微小的附加电路技术耗费、即通过为每个信号路径设置附加的复用器 来确定相应信号路径的不对称信号延迟。
既在开发集成芯片1时的设计阶段中、也在用于质量保障的制造集 成芯片1时、而也在集成芯片1的持续运行中可以执行用于确定信号路 径的不对称信号延迟的本发明方法。
1权利要求
1.用于在集成电路(1)内确定信号路径(2)的不对称信号延迟的方法，具有以下的步骤(a)借助集成复用器(7)将由信号路径(2)所输出的信号耦合输出(S 1)，用于测量由集成信号路径(2)和由集成复用器(7)所构成的测量路径的不对称信号延迟；(b)测量(S2)集成复用器(7)的不对称信号延迟；和(c)计算(S3)在测量路径的不对称信号延迟和集成复用器(7)的不对称信号延迟之间的差，用于确定信号路径(2)的不对称信号延迟。
2. 按照权利要求1的方法，其中，外部的测试设备(13)为了测量不对称信号延迟首先施加信 号上升沿和随后施加信号下降沿，其中，所述外部的测试设备(13 )检测信号上升沿的渡越时间和信 号下降沿的渡越时间，并作为在信号上升沿的渡越时间和信号下降沿的 渡越时间之间的差来计算不对称信号延迟。
3. 按照权利要求1的方法，其中，集成复用器(7)可以在用于测量测量路径的信号延迟的第 一测量运行模式(MBI)和用于测量复用器(7)的信号延迟的第二测量 运行模式(MBII)之间切换。
4. 按照权利要求3的方法，其中，集成复用器(7)在正常运行模式(NB)下接通由集成逻辑 电路(3)所生成的逻辑输出信号。
5. 按照权利要求4的方法，其中，信号路径(2)由数据信号路径(2A)构成，所述数据信号 路径(2A)在正常运行模式(NB)下向集成边沿触发式触发器(16) 输出信号。
6. 按照权利要求4的方法，其中，信号路径(2)由时钟脉冲信号路径(2B)构成，所述时钟 脉沖信号路径(2B)在正常运行模式(NB)下向集成边沿触发式触发 器(16)的时钟脉沖输入端输出时钟脉沖信号。
7. 按照权利要求3或4的方法，其中，运行模式控制单元(10)将复用器(7)在第一测量运行模 式(MBI)、第二测量运行才莫式(MBII)和正常运行模式(NB)之间切 换。
8. 按照权利要求6的方法，其中，边沿触发式触发器(16)由D触发器构成，所述D触发器 向集成电路(1)的集成解码器(17)输出逻辑输出信号。
9. 具有至少一个带有可测量的不对称信号延迟的集成信号路径2的 装置，其中，在第一测量运行模式(MBI)下，借助可控制的集成复用器 (7)可以将集成信号路径(2)的输出信号耦合输出，用于测量包括集 成信号路径(2)和集成复用器(7)的测量路径的不对称信号延迟，其中，在第二测量运行模式(MBII)下，借助可控制的集成复用器 (7)可以将测量信号耦合输出，用于测量集成复用器(7)的不对称信 号延迟。
10. 按照权利要求9的装置，其中，信号路径(2 )具有接收数据信号的至少一个緩冲器电路(15 )。
11. 按照权利要求10的装置，其中，信号路径(2)在输出侧连接到边沿触发式触发器(16)的 数据输入端，该边沿触发式触发器(16)的输出端与集成解码器(17) 相连接。
12. 按照权利要求9的装置，其中，信号路径(2)由集成时钟脉沖信号路径(2B)构成。
13. 按照权利要求12的装置，其中，时钟脉冲信号路径具有用于生成时钟脉沖信号的集成时钟脉 冲发生器。
14. 按照权利要求13的装置，其中，时钟脉沖信号发生器(18)是PLL电路。
15. 按照权利要求9的装置，其中，集成复用器(7)具有至少三个输入端、 一个输出端和一个 控制输入端。
16. 按照权利要求15的装置，其中，复用器(7)在第一测量运行模式(MBI)下接通集成信号路 径(2)的与复用器(7)的第一输入端相连接的输出端，在第二测量运行模式(MBII)下接通施加在复用器(7)的第二输 入端处的测量信号，和在正常运行模式(NB )下将集成逻辑电路(3 )的施加到复用器(7 ) 的第三输入端的逻辑输出信号接通到所述装置(1 )的输出信号焊盘(5 )。
17. 按照权利要求15的装置，其中，集成复用器(7)的控制输入端与集成运行模式控制单元(10) 相连接。
18. 按照权利要求9的装置，其中，所述装置(1)是用于FlexRay总线的通信控制器。
全文摘要
本发明涉及一种装置，该装置具有至少一个带有可测量的不对称信号延迟和/或抖动的集成信号路径(2)，其中，在第一测量运行模式(MBI)下，借助可控制的集成复用器(7)可以对集成信号路径(2)的输出信号进行耦合输出，用于测量包括集成信号路径(2)和集成复用器(7)的测量路径的不对称信号延迟，其中，在第二测量运行模式(MBII)下，借助可控制的集成复用器(7)可以对测量信号进行耦合输出用于测量集成复用器(7)的不对称的信号延迟。
文档编号G01R31/30GK101636662SQ200880007434
公开日2010年1月27日 申请日期2008年2月29日 优先权日2007年3月6日
发明者A·-J·罗哈特谢克 申请人:罗伯特·博世有限公司