一种等离子诱导损伤的测试结构的制作方法
【专利摘要】本实用新型提供一种等离子诱导损伤的测试结构，至少包括：位于同一层且平行排列的多个晶体管器件，所述晶体管器件的衬底电连至第一测试焊垫，所述晶体管的源极电连至第二测试焊垫，所述晶体管器件的漏极电连至第三测试焊垫，所述晶体管器件的栅极与不同层的金属线一一对应电连，每一层的金属线分支成第一子金属线和第二子金属线，其中第一子金属线电连至各自层的天线端，第二子金属线均电连至第四测试焊垫。利用本实用新型的测试结构，可以一次完成所有工艺层的评估和监控，节约测试时间，并且该结构占用面积小，与现有制作工艺兼容，适用于工业化生产。
【专利说明】一种等离子诱导损伤的测试结构
【技术领域】
[0001]本实用新型涉及半导体测试【技术领域】，特别是涉及一种等离子诱导损伤的测试结构。
【背景技术】
[0002]在深亚微米集成电路加工工艺中，通常需大量使用高密度等离子体增强化学气相沉积(HDPECVD, High Density Plasma Enhanced Deposit1n)以及等离子体刻蚀(plasmaetching)技术。此种技术适应随着尺寸不断缩小，掩膜刻蚀分辨率不断提高的要求。但是在高密度等离子体增强化学气相沉积或等离子体刻蚀过程中，会产生游离电荷，当刻蚀导体(金属或多晶硅)的时候，裸露的导体表面就会收集游离电荷。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成栅极漏电流(gate leakge)，当积累的电荷超过一定数量时，这种栅极漏电流会损伤栅介质层，使电路失效，从而使器件甚至整个芯片的可靠性和寿命严重的降低。通常将这种情况称为等离子诱导损伤(PID，PlasmaInduced Damage),又称为天线效应(PAE, Process Antenna Effect)。
[0003]一般情况下，芯片发生天线效应的机率由“天线比率”(antenna rat1)来衡量。“天线比率”的定义是:构成所谓“天线”的导体(一般是金属)的面积与所相连的栅介质层面积的比率。随着半导体集成电路制备工艺技术的发展，栅介质层的尺寸越来越小，金属的层数越来越多，因而发生天线效应的可能性就越大。
[0004]因此，针对每一层中等离子诱导损伤的评估和监控是工艺可靠性十分重要的课题，现有技术中，每一个工艺层中都制作有一个测试结构，如图1所示，该测试结构100A包括一个晶体管器件和一个用于收集工艺过程中产生的相关等离子体的天线端13A。所述晶体管器件的衬底电连至第一测试焊垫2A，所述晶体管器件的源极102A电连至第二测试焊垫3A，所述晶体管器件的漏极103A电连至第三测试焊垫4A，所述晶体管器件的栅极104A电连至天线端13A。
[0005]各层的测试结构用于评估和监控该层的等离子损伤情况，但是采用现有的这种测试结构来进行测试时，一次只能测试一层，如果芯片制作有N层，则需要测试N次才能完成整个芯片的评估，测试时间较长，并且每一层中都设置有测试结构，需要占用较大的面积，导致能放的芯片数量减少，产品产率降低。
[0006]因此，提供一种新型的等离子诱导损伤的测试结构实属必要。
实用新型内容
[0007]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种等离子诱导损伤的测试结构，用于解决现有技术中测试时间长、测试结构占用面积大的问题。
[0008]为实现上述目的及其他相关目的，本实用新型提供一种等离子诱导损伤的测试结构，所述测试结构至少包括:
[0009]位于同一层且平行排列的多个晶体管器件，所述晶体管器件的衬底电连至第一测试焊垫，所述晶体管器件的源极电连至第二测试焊垫，所述晶体管器件的漏极电连至第三测试焊垫，所述晶体管器件的栅极与不同层的金属线一一对应电连；每一层的金属线分支成第一子金属线和第二子金属线，其中第一子金属线电连至各自层的天线端，第二子金属线均电连至第四测试焊垫。
[0010]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述晶体管器件的结构至少包括衬底、形成于衬底两侧的源极和漏极、形成于源极和漏极之间衬底表面的栅介质层，形成于所述栅介质层表面的多晶硅栅极。
[0011]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述第一测试焊垫、第二测试焊垫、第三测试焊垫以及第四测试焊垫均为铝焊垫或铜焊垫。
[0012]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述衬底通过第一通孔金属电连至第一测试焊垫。
[0013]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述源极通过第二通孔金属电连至第二测试焊垫。
[0014]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述漏极通过第三通孔金属电连至第三测试焊垫。
[0015]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述栅极通过第四通孔金属与不同层金属线一一对应电连。
[0016]作为本实用新型等离子诱导损伤的测试结构的一种优化的方案，所述第二子金属线上还设置有通过第五通孔金属连接的顶层金属层。
[0017]如上所述，本实用新型的等离子诱导损伤的测试结构，至少包括:位于同一层且平行排列的多个晶体管器件，所述晶体管器件的衬底电连至第一测试焊垫，所述晶体管的源极电连至第二测试焊垫，所述晶体管器件的漏极电连至第三测试焊垫，所述晶体管器件的栅极与不同层的金属线对应电连，每一层的金属线分支成第一子金属线和第二子金属线，其中第一子金属线电连至各自层的天线端，第二子金属线均电连至第四测试焊垫。利用本实用新型的测试结构，可以一次完成所有层的评估和监控，节约测试时间，并且该结构占用面积小，与现有制作工艺兼容，适用于工业化生产。
【专利附图】
【附图说明】
[0018]图1为现有技术中的测试结构俯视图。
[0019]图2为本实用新型实施例中测试结构俯视图。
[0020]图3为图2中单个晶体管器件沿AA’方向的结构剖视图。
[0021]图4为图2中沿BB’方向的结构剖视图。
[0022]图5为图2中沿CC’方向的结构剖视图。
[0023]元件标号说明
[0024]100, 100A测试结构
[0025]I晶体管器件
[0026]101衬底
[0027]102, 102A源极
[0028]103, 103A漏极
[0029]104, 104A栅极
[0030]105栅介质层
[0031]2,2k第一测试焊垫
[0032]3，3A第二测试焊垫
[0033]4，4A第三测试焊垫
[0034]5第四测试焊垫
[0035]6金属线
[0036]601，603，605，607 第一子金属线
[0037]602，604，606，608 第二子金属线
[0038]7第一通孔金属
[0039]8第二通孔金属
[0040]9第三通孔金属
[0041]10第四通孔金属
[0042]11第五通孔金属
[0043]12顶层金属层
[0044]13，13A天线端
【具体实施方式】
[0045]以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。
[0046]请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
[0047]如图2?图5所示，本实用新型提供一种等离子诱导损伤的测试结构100，所述测试结构100至少包括位于同一层且平行排列的多个晶体管器件1，所述晶体管器件I的衬底101电连至第一测试焊垫2，所述晶体管器件I的源极102电连至第二测试焊垫3，所述晶体管器件I的漏极103电连至第三测试焊垫4，所述晶体管器件I的栅极104与不同层的金属线6 对应电连；每一层的金属线6分支成第一子金属线601、603、605、607和第二子金属线602、604、606、608，其中第一子金属线601、603、605、607电连至各自层的天线端13，第二子金属线602、604、606、608均电连至第四测试焊垫5。
[0048]需要说明的是，为了示意方便，图2中的省略表示晶体管阵列由若干个晶体管器件组成。
[0049]所述多个晶体管器件I形成一晶体管阵列，这些晶体管器件I制作在同一衬底101上，在所述衬底101上间隔设置源极102和漏极103，相邻源极102和漏极103之间的衬底101表面设置的是栅极104。单个晶体管器件I的结构如图3所示剖视图，至少包括衬底101、形成于衬底101两侧的源极102和漏极103、形成于源极102和漏极103之间的衬底101表面的栅介质层105，形成于所述栅介质层105表面多晶硅栅极104。所述晶体管阵列可以位于芯片的任意一层，其中，所述衬底101在测试时通过第一测试焊垫2与外界电压接通，所有的源极102通过第二测试焊垫3与外界电压接通，所有的漏极103通过第三测试焊垫4与外界电压接通，如图2所示。
[0050]进一步地，如图2和3所示，所述衬底101通过第一通孔金属7电连至第一测试焊垫2 ;所述源极102通过第二通孔金属8电连至第二测试焊垫3 ;所述漏极103通过第三通孔金属9电连至第三测试焊垫4 ;所述晶体管器件I的栅极104通过第四通孔金属10与不同层的金属线6—一对应电连。
[0051]为了使晶体管阵列中多晶硅栅极104与不同层的金属线6电连，需要通过不同高度的第四通孔金属10进行连接。应该知晓，第四通孔金属10是各层金属层上的通孔金属堆积而成，连接至不同的金属线6则需要的通孔金属的层数也不同。
[0052]作为示例，所述第一测试焊垫2、第二测试焊垫3、第三测试焊垫4以及第四测试焊5垫均为铝焊垫或铜焊垫。
[0053]更进一步地,所述第二子金属线602、604、606、608上还设置有通过第五通孔金属11连接的顶层金属层12。第五金属通孔11与第四金属通孔金属10类似，顶层金属层12与不同层的第二子金属线602、604、606、608的垂直距离不同，也需要不同高度的通孔金属来连接，如图4和图5所示示意图。
[0054]需要说明的是，图2是俯视图，因此各层的天线端13看起来是叠在一起，实际上天线端13处于各自层上第一子金属线601、603、605、607的端部，之间并不相互连接。而第二子金属线602、604、606、608虽然也属于不同层，但其端部统一连接至第四测试焊垫5，通过第四测试焊垫5将各栅极104与外界电压接通。
[0055]利用本实用新型的测试结构进行测试监控时，大致包括如下步骤:
[0056]首先，在所述第一测试焊垫2、第二测试焊垫3、第三测试焊垫4及第四测试焊垫5上接上相应的电压，具体为:第一测试焊垫2、第二测试焊垫3、第三测试焊垫4接地，第四测试焊垫5接正电压或负电压；
[0057]然后，当施加的栅极电压Vg = 1.4*Vop, Vop表示操作电压，若测得某路径上的栅极电流与参考电流相比超过2个数量级，则说明该层发生了等离子诱导损伤，引起栅介质层击穿。
[0058]还可以采用FA热点抓取失效点，若图像上显示某层的栅极位置出现高亮度，则说明该处的栅极电流过大，发热量高。
[0059]找到发生等离子诱导损伤层之后，技术人员要返回到工艺部门，对发生击穿的层的工艺进行改进，以使该层的制作满足工艺的要求，进而确保出产的器件具有更低的失效率。
[0060]综上所述，本实用新型本实用新型的等离子诱导损伤的测试结构，至少包括:位于同一层且平行排列的多个晶体管器件，所述晶体管器件的衬底电连至第一测试焊垫，所述晶体管的源极电连至第二测试焊垫，所述晶体管器件的漏极电连至第三测试焊垫，所述晶体管器件的栅极与不同层的金属线一一对应电连，每一层的金属线分支成第一子金属线和第二子金属线，其中第一子金属线电连至各自层的天线端，第二子金属线均电连至第四测试焊垫。利用本实用新型的测试结构，可以一次完成所有层的评估和监控，节约测试时间，并且该结构占用面积小，与现有制作工艺兼容，适用于工业化生产。
[0061]所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0062]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【权利要求】
1.一种等离子诱导损伤的测试结构，其特征在于，所述测试结构至少包括: 位于同一层且平行排列的多个晶体管器件，所述晶体管器件的衬底电连至第一测试焊垫，所述晶体管器件的源极电连至第二测试焊垫，所述晶体管器件的漏极电连至第三测试焊垫，所述晶体管器件的栅极与不同层的金属线一一对应电连；每一层的金属线分支成第一子金属线和第二子金属线，其中第一子金属线电连至各自层的天线端，第二子金属线均电连至第四测试焊垫。
2.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述晶体管器件的结构至少包括衬底、形成于衬底两侧的源极和漏极、形成于源极和漏极之间衬底表面的栅介质层、以及形成于所述栅介质层表面的多晶硅栅极。
3.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述第一测试焊垫、第二测试焊垫、第三测试焊垫以及第四测试焊垫均为铝焊垫或铜焊垫。
4.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述衬底通过第一通孔金属电连至第一测试焊垫。
5.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述源极通过第二通孔金属电连至第二测试焊垫。
6.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述漏极通过第三通孔金属电连至第三测试焊垫。
7.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述栅极通过第四通孔金属与不同层的金属线一一对应电连。
8.根据权利要求1所述的等离子诱导损伤的测试结构，其特征在于:所述第二子金属线上还设置有通过第五通孔金属连接的顶层金属层。
【文档编号】G01R31/26GK204067350SQ201420497097
【公开日】2014年12月31日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】单文光, 宋永梁 申请人:中芯国际集成电路制造(北京)有限公司