专利名称：等离子体引入损伤测试装置及制作测试装置的方法
技术领域：
本发明涉及半导体制作技术，特别涉及一种等离子体引入损伤测试装置及制作测 试装置的方法。
背景技术：
在半导体芯片制作过程中，等离子引入损伤(Plasma Induced Damage, PID)对半 导体芯片质量及可靠性至关重要。PID可能出现在前端生产(FrontEnd Of Line,FE0L)或 后端生产(Back End Of Line, BEOL)的许多制作工艺中，比如离子注入、干法刻蚀和等离 子增强型化学气相沉积(Plasma-Enhanced Chemical Vapor D印osition，PECVD)等制作工 艺中，都会采用等离子体进行注入、刻蚀或沉积，进而芯片中会引入大量的等离子电荷；引 入的等离子电荷可能在芯片内部聚集得越来越多，形成等离子电流。PID形成的等离子电流 能够击穿芯片上某些半导体器件，使半导体器件的可靠性降低，比如PID形成的等离子电 流能够击穿MOS管的栅氧化层，降低了 MOS管的可靠性，甚至使MOS管无法工作。
为了监控半导体芯片制作过程中的PID，通常在制作半导体芯片时制作用以检测 PID的测试装置。图1为现有的PID测试装置的结构示意图。如图1所示，对现有的测试装 置进行说明，具体如下现有的测试装置包括第一半导体器件、第二半导体器件、在第一半 导体器件上制作出的第一金属互连层104、在制作第一金属互连层104时于第二半导体器 件上制作出的探针板互连层105、在制作第一金属互连层104时于每层金属层上制作用以 收集等离子电荷的天线；图1中的第一半导体器件为MOS管102，第二半导体器件为二极管 103。探针板互连层105的各层为探针板，其为供用以测试的探针插入的衬垫板。
在晶圆上形成浅沟槽隔离区101，用于隔离MOS管102和二极管103 ；以形成P型 MOS场效应管为例，通过N型离子注入工艺，在半导体衬底上形成N阱，然后在晶圆表面采用 沉积、刻蚀工艺依次形成栅氧化层1023和栅极1024，接着以栅极IOM为掩膜进行P型离子 注入，形成源极1022和漏极1021 ；在形成P型MOS场效应管的同时形成二极管103，所述二 极管103包括N极和P极，N阱即为N极，在N阱的小区域内进行P型注入，所形成的P型 区域为P极。
图1所示的测试装置中，第一金属互连层104包括η层中间金属层，2层顶层金属 层和1层钝化层，且第一金属互连层104中，每层金属层还同时制作有用以收集等离子电 荷的天线，且每层金属层通过层间的介质层开设的通孔连接成第一通路；在探针板互连层 105中，每层探针板通过层间的介质层开设的通孔连接成第二通路。
在制作第一金属互连层104时制作探针板互连层105及天线的方法为首先，利用 化学气相沉积和光刻在MOS管102的栅极IOM表面上制作与其连接的通孔，利用相同的方 法在二极管103的正极上制作与其连接的通孔；其次，在与栅极IOM连接的通孔和与二极 管103连接的通孔上铺设第一层金属层，利用光刻去除该层的部分金属层，以形成第一金 属互连层104的底层金属层、与底层金属层连接的天线1041和探针板互连层105的底层探 针板1051 ；再次，利用化学气相沉积和光刻，在制作第一金属互连层104的每层金属层时，在该层制作探针板和天线，比如第一金属互连层104的第二层中间金属层上制作第二天 线1042和第二探针板1052 ；并依次在第χ层中间金属层上制作第χ天线1043及第χ探针 板1053、在第η-1层中间金属层上制作第η-1天线1044及第η_1探针板1054、在第η层中 间金属层上制作第η天线1045及第η-1探针板1055、在第一顶层金属层上制作天线1046及 探针板1056、在顶层金属层上制作天线1047及探针板1057、在钝化层上制作探针板1058 ； 最后，利用光刻和化学气相沉积，在第一金属互连层104的顶层金属层和探针板互连层105 的顶层探针板1057间形成金属连接线106，用以在测试MOS管102时将外加在钝化层的探 针板1058的电压通过第一金属互连层104的第一通路施加于MOS管102的栅极1024，以判 断MOS管102的栅氧化层1023是否被击穿。
按照上述方法制作成的测试装置中，与探针板互连层105连通的二极管103能够 将制作过程中产生的部分等离子电荷导出晶圆，另一部分等离子电荷被收集于每层的探针 板和天线中；由于制作工艺的限制，每层制作的探针板的面积远大于该层制作的天线的面 积，这就造成了每层探针板收集的等离子电荷的数量远大于该层天线收集的等离子电荷的 数量。虽然每层金属层上制作的天线能够有效收集在工艺制作过程中产生的等离子电荷， 减小PID产生的等离子体电流对MOS管102的栅氧化层1023的损坏，但是当金属连接线 106连通第一金属互连层104的顶层金属层和探针板互连层105的顶层探针板1057时，探 针板1057中收集的等离子电荷通过第一金属互连层中的第一通路导入MOS管102，破坏栅 氧化层1023。
综上所述，每层制作的探针板上收集的等离子电荷削弱了该层制作的天线收集等 离子电荷的能力；且利用现有的测试装置对MOS管进行测试前，探针板上收集的等离子电 荷产生的等离子电荷能够经过第一金属互连层的第一通路导入MOS管，击穿MOS管的栅氧 化层，降低了 MOS管的可靠性，对待测半导体器件造成等离子体损坏。发明内容
有鉴于此，本发明提供了一种等离子体引入损伤PID测试装置，该测试装置能够 阻止在测试晶圆时探针板上存储的等离子电荷对晶圆上的待测半导体器件造成等离子体损害。
本发明还提供了一种制作测试装置的方法，该方法能够避免在测试晶圆时探针板 上存储的等离子电荷对晶圆上的待测半导体器件造成等离子体损害。
为达到上述目的，本发明的技术方案具体是这样实现的
一种等离子体导入损害PID测试装置，包括
于晶圆的第一半导体器件上制作出的第一金属互连层；
于晶圆的用以导出等离子电荷的第二半导体器件上、与所述第一金属互连层同时 制作出的探针板互连层；
在所述第一金属互连层中，每层金属层还同时制作有用以收集等离子电荷的天 线，且每层金属层通过层间的介质层开设的通孔连接成第一通路；
在所述探针板互连层中，每层探针板通过层间的介质层开设的通孔连接成第二通 路；
该装置还包括与所述第一金属互连层同时制作出的第二金属互连层；
所述第二金属互连层的顶层金属层与所述第一金属互连层的顶层金属层导通、底 层金属层与所述探针板互连层的底层探针板导通、且每层金属层通过层间的介质层开设的 通孔连接成第三通路，用以阻止探针板互连层收集的等离子电荷传导至第一通路。
上述装置中，所述第二金属互连层的底层金属层与所述探针板互连层的底层探针 板间具有导通所述底层金属层和所述底层探针板的第一金属连线；
所述第二金属互连层的顶层金属层与所述第一金属互连层的顶层金属层间具有 导通第二金属互连层的顶层金属层和第一金属互连层的顶层金属层的第二金属连接线。
上述装置中，所述第一半导体器件为MOS管；所述第二半导体器件为二极管。
一种制作PID测试装置的方法，该方法包括
于晶圆上制作第一半导体器件及用以导出等离子电荷的第二半导体器件；
于晶圆的第一半导体器件上制作第一金属互连层，且在制作第一金属互连层时于 第二半导体器件上制作探针板互连层；
在制作第一金属互连层时，在第一金属互连层的各层金属层中制作有用以收集等 离子电荷、且与该层金属层连接的天线；
其特征在于，该方法还包括
在制作第一金属互连层与探针板互连层时，制作顶层与第一金属互连层的顶层金 属层连通、底层与探针板互连层的底层探针板连通的第二金属互连层。
上述方法中，所述制作第二金属互连层包括
在制作第一金属互连层的底层金属层及探针板互连层的底层探针板时，利用化学 气相沉积和光刻制作不连通第一金属互连层、且连通底层探针板的第二金属互连层的底层 金属层；
在制作第一金属互连层的其他各层金属层及探针板互连层的其他各层探针板时， 利用化学气相沉积和光刻在每层制作不连通该层的第一金属互连层的金属层及探针板的 第二金属互连层的金属层；
利用光刻和化学气相沉积连通第一金属互连层的顶层金属层和第二金属互连层 的顶层金属层。
上述方法中，所述第一半导体器件为MOS管；所述第二半导体器件为二极管。
由上述的技术方案可见，本发明提供了一种等离子体导入损害PID测试装置，该 装置中的第二金属互连层的顶层金属层与第一金属互连层的顶层金属层导通、底层金属层 与探针板互连层的底层探针板导通、且每层金属层通过层间的介质层开设的通孔连接成第 三通路；采用本发明提供的测试装置对半导体器件进行测试，第三通路不仅能够在进行测 试时将施加于第二通路的测试电压施加于与第一通路连通的第一半导体器件，而且能够在 测试前阻止各层探针板上收集的等离子电荷导入第一通路，对第一半导体器件造成PID损 害，提高了半导体器件的可靠性。
本发明还提供了一种制作测试装置的方法，该方法包括在制作第一金属互连层 与探针板互连层时，制作顶层与第一金属互连层的顶层金属层连通、底层与探针板互连层 的底层探针板连通的第二金属互连层；采用本发明提供的方法制作出的测试装置的第三通 路不仅能够在进行测试时将施加于第二通路的测试电压施加于与第一通路连通的第一半 导体器件，而且能够在测试前阻止各层探针板上收集的等离子电荷导入第一通路，对第一半导体器件造成PID损害，提高了半导体器件的可靠性
图1为现有的等离子体引入损伤PID测试装置的结构示意图。
图2为本发明等离子体引入损伤PID测试装置的结构示意图。
图3为本发明制作测试装置的方法流程图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。
本发明提供了一种等离子体导入损害PID测试装置，包括于晶圆的第一半导体 器件上制作出的第一金属互连层；于晶圆的用以导出等离子电荷的第二半导体器件上、与 第一金属互连层同时制作出的探针板互连层；在第一金属互连层中，每层金属层还同时制 作有用以收集等离子电荷的天线，且每层金属层通过层间的介质层开设的通孔连接成第一 通路；在探针板互连层中，每层探针板通过层间的介质层开设的通孔连接成第二通路；该 装置还包括与第一金属互连层同时制作出的第二金属互连层；第二金属互连层的顶层金属 层与第一金属互连层的顶层金属层导通、底层金属层与探针板互连层的底层探针板导通、 且每层金属层通过层间的介质层开设的通孔连接成第三通路，用以阻止探针板互连层收集 的等离子电荷传导至第一通路。
本发明还提供了一种制作测试装置的方法，包括于晶圆上制作第一半导体器件 及用以导出等离子电荷的第二半导体器件；于晶圆的第一半导体器件上制作第一金属互连 层，且在制作第一金属互连层时于第二半导体器件上制作探针板互连层；在制作第一金属 互连层时，在第一金属互连层的各层金属层中制作有用以收集等离子电荷、且与该层金属 层连接的天线；该方法还包括在制作第一金属互连层与探针板互连层时，制作顶层与第 一金属互连层的顶层金属层连通、底层与探针板互连层的底层探针板连通的第二金属互连 层。
图2为本发明等离子体引入损伤PID测试装置的结构示意图。现结合图2，对本发 明等离子体引入损伤PID测试装置的结构进行说明，具体如下
本发明等离子体引入损伤PID测试装置包括第一半导体器件、第二半导体器件、 第一金属互连层204、探针板互连层205及第二金属互连层206 ；其中，第一金属互连层204 包括第一通路和各层制作的与该层金属层连接的天线。
本发明的第一半导体器件为待测试的半导体器件，该待测试的半导体器件为MOS 管，该MOS管可为P型MOS场效应管，也可为N型MOS场效应管；在本实施例中待测试的半导 体器件为制作于晶圆上的P型MOS管202 ；在本实施例中第二半导体器件为二极管203。在 晶圆上制作P型MOS管202的同时，在晶圆上制作用以导出部分等离子电荷的二极管203。 由于本发明的测试装置既可对P型MOS管进行测试，也可对N型MOS管进行测试，在本发明 中待测半导体器件不再区分P型MOS管和N型MOS管，本发明的待测半导体器件为MOS管。
第一金属互连层204制作于MOS管202上；在第一金属互连层204中，每层金属 层上还同时制作有用以收集等离子电荷的天线，且每层金属层通过层间的介质层开设的通孔连接成第一通路。第一金属互连层204包括η层中间金属层和2层顶层金属层，在第一 金属互连层204顶铺设有钝化层；第一金属互连层204的底层金属层通过MOS管202栅极 1024表面的介质层开设的通孔与MOS管202连通。第一金属互连层204的底层金属层为 η层中间金属层的第一层中间金属层。第一金属互连层204中的天线是在制作每层金属层 的同时制作而成的，也就是在各层介质层上利用化学气相沉积和光刻形成金属层及与该层 金属层连接的天线，比如第一层中间金属层上的第一天线2041、第二层中间金属层上的第 二天线2042、第χ层中间金属层上的第χ天线2043、第η_1层中间金属层上的第n_l天线 2044、在第η层中间金属层上的第η天线2045、第一顶层金属层上的天线2046及顶层金属 层上的天线2047 ；其中，η为大于等于1的整数；χ为小于等于η且大于等于1的整数。
探针板互连层205制作于晶圆的二极管203上，且在制作第一金属互连层204的 同时制作而成。在探针板互连层205中，每层探针板通过层间的介质层开始的通孔连接成 第二通路；在制作第一金属互连层204的底层金属层时，在该层制作了底层探针板2051，且 该底层探针板2051通过其与二极管203间的介质层开设的通孔连通。探针板互连层205包 括η+3层探针板，分别为第一层中间金属层上的第一探针板2051、第二层中间金属层上的 第二探针板2052、第χ层中间金属层上的第χ探针板2053、第η_1层中间金属层上的第n_l 探针板20M、在第η层中间金属层上的第η探针板2055、第一顶层金属层上的探针板2056、 顶层金属层上的探针板2057及钝化层上的探针板2058 ；其中，η为大于等于1的整数；χ为 小于等于η且大于等于1的整数。本发明探针版互连层205的每层探针版为供用以测试的 探针插入的衬垫板。
第二金属互连层206是在制作第一金属互连层204的同时制作而成的，且第二金 属互连层206包括η层中间金属层和2层顶层金属层；第二金属互连层206的顶层金属层 2067与第一金属互连层204的顶层金属层连通、且底层金属层2061与探针板互连层205的 底层探针板2051连通；第二金属互连层206的每层金属层通过层间的介质层开设的通孔连 接成第三通路。第二金属互连层206包括η+2层金属层，分别为第一层中间金属层2061、 第二层中间金属层2062、第χ层中间金属层2063、第η-1层中间金属层2064、第η层中间金 属层2065、第一顶层金属层2066及顶层金属层2067 ；其中，η为大于等于1的整数；χ为小 于等于η且大于等于1的整数。
在第二金属互连层206的第一层金属层2061与探针板互连层205的探针板2051 间制作第一金属连接线207 ；在第二金属互连层206的顶层金属互连层2067和第一金属互 连层204的顶层金属互连层间制作第二金属连接线208。
若采用本实施例的装置对待测半导体器件进行测试，在测试前，第二金属互连层 206的第三通路的一端通过制作的第一金属连接线207连接探针板互连层205，另一端通过 制作的第二金属连接线208连接第一金属互连层204的顶层金属层；若探针板互连层205 中的探针板收集有大量的等离子电荷，由于第三通路阻止了等离子电荷传导至第一通路， 大部分等离子电荷在测试前通过第二通路与二极管203形成的通路导出晶圆，降小了探针 板收集的等离子电荷对MOS管202的损害。
图3为本发明制作测试装置的方法流程图。现结合图3，对本发明制作测试装置的 方法进行说明，具体如下
步骤301 于晶圆上制作第一半导体器件及用以导出等离子电荷的第二半导体器件；
第一半导体器件为待测半导体器件，该待测半导体器件为MOS管，该MOS管可为P 型MOS场效应管，也可为N型MOS场效应管；在本实施例中待测试的半导体器件为P型MOS 管202 ；第二半导体器件为用以导出等离子电荷的二极管203。
在晶圆上形成浅沟槽隔离区201，用于隔离MOS管202和二极管203 ；以形成P型 MOS管为例，通过N型离子注入工艺，在半导体衬底上形成N阱，然后在晶圆表面采用沉积、 刻蚀工艺依次形成栅氧化层2023和栅极20M，接着以栅极20M为掩膜进行P型离子注入， 形成源极2022和漏极2021 ；在形成P型MOS场效应管的同时形成二极管203，所述二极管 203包括N极和P极，N阱即为N极，在N阱的小区域内进行P型注入，所形成的P型区域为 P极。在晶圆上制作P型MOS管的方法和制作N型MOS管的方法属于公知技术，在此不在 赘述。由于本发明的测试装置既可对P型MOS管进行测试，也可对N型MOS管进行测试，在 本发明中待测半导体器件不再区分P型MOS管和N型MOS管，本发明的待测半导体器件为 MOS 管。
步骤302 于晶圆的第一半导体器件上制作第一金属互连层，于晶圆的第二半导 体器件上制作探针板互连层；
首先，利用化学气相沉积和光刻在MOS管202的栅极20 表面上的介质层制作与 其连接的通孔，利用相同的方法在二极管203的P极上的介质层制作与其连接的通孔；
其次，在与栅极20M连接的通孔和与二极管203连接的通孔上铺设第一层金属 层，利用光刻去除该层的部分金属层，以形成第一金属互连层204的底层金属层、与底层金 属层连接的天线2041和探针板互连层205的底层探针板2051 ；
最后，利用化学气相沉积和光刻，在制作第一金属互连层204的每层金属层时，在 该层制作探针板，且第一金属互连层204的每层金属层通过在层间的介质层制作的通孔连 接成第一通路，探针板互连层205的每层探针板通过在层间的介质层制作的通孔连接成第 二通路。
第一通路一端连接MOS管202 ；第二通路一端连接二极管203的P极。
步骤303 在制作第一金属互连层时，在各层金属层中制作天线；
在制作第一金属互连层204的每层金属层时，根据天线的制作工艺的要求，通过 光刻在每层金属层上制作与该层金属层连接的天线；天线具有一定面积，用以收集制作过 程中产生的等离子电荷；且某些天线具有较强的正电荷收集能力，某些天线具有较强的负 电荷收集能力。
步骤304 在制作第一金属互连层时，制作第二金属互连层；
利用化学气相沉积和光刻，在制作属于第一金属互连层204的各层金属层时，制 作第二金属互连层206的各层金属，且第二金属互连层206的各层金属通过层间的介质层 上制作的通孔连接成第三通路；
在第二金属互连层206的底层金属层2061与探针板互连层205的底层探针板 2051间制作第一金属连接线207，用以将第三通路的一端与第一通路连接二极管P极连通 一端连接；在第二金属互连层206的顶层金属层2067与第一金属互连层204的顶层金属层 2047间制作第二金属线208，用以将第三通路的另一端连接第一通路未连通MOS管202的一端。
步骤305:结束。
本发明的上述较佳实施例中，二极管203、探针板互连层205、第二互连层206及第 一互连层204中在每层制作的天线制作于晶圆的芯片间的沟槽中。
本发明的上述较佳实施例中，第三通路不仅能够在进行测试时施加于第二通路的 测试电压施加于与第一通路连通的MOS管202，而且能够在测试前阻止各层探针板上收集 的等离子电荷导入第一通路；探针板互连层205的各层探针板上收集的等离子电荷通过与 二极管203正极连接的第二通路导出晶圆，减小了探针板上形成的等离子电荷对待测半导 体器件的PID损害。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。 凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的 保护范围之内。
权利要求
1.一种等离子体导入损害PID测试装置，包括于晶圆的第一半导体器件上制作出的第一金属互连层；于晶圆的用以导出等离子电荷的第二半导体器件上、与所述第一金属互连层同时制作 出的探针板互连层；在所述第一金属互连层中，每层金属层还同时制作有用以收集等离子电荷的天线，且 每层金属层通过层间的介质层开设的通孔连接成第一通路；在所述探针板互连层中，每层探针板通过层间的介质层开设的通孔连接成第二通路； 其特征在于，还包括与所述第一金属互连层同时制作出的第二金属互连层； 所述第二金属互连层的顶层金属层与所述第一金属互连层的顶层金属层导通、底层金 属层与所述探针板互连层的底层探针板导通、且每层金属层通过层间的介质层开设的通孔 连接成第三通路，用以阻止探针板互连层收集的等离子电荷传导至第一通路。
2.根据权利要求1所述的测试装置，其特征在于，所述第二金属互连层的底层金属层与所述探针板互连层的底层探针板间具有导通所 述底层金属层和所述底层探针板的第一金属连线；所述第二金属互连层的顶层金属层与所述第一金属互连层的顶层金属层间具有导通 第二金属互连层的顶层金属层和第一金属互连层的顶层金属层的第二金属连接线。
3.根据权利要求1所述的测试装置，其特征在于， 所述第一半导体器件为MOS管；所述第二半导体器件为二极管。
4.一种制作PID测试装置的方法，该方法包括于晶圆上制作第一半导体器件及用以导出等离子电荷的第二半导体器件； 于晶圆的第一半导体器件上制作第一金属互连层，且在制作第一金属互连层时于第二 半导体器件上制作探针板互连层；在制作第一金属互连层时，在第一金属互连层的各层金属层中制作有用以收集等离子 电荷、且与该层金属层连接的天线； 其特征在于，该方法还包括在制作第一金属互连层与探针板互连层的同时，制作顶层与第一金属互连层的顶层金 属层连通、底层与探针板互连层的底层探针板连通的第二金属互连层。
5.根据权利要求4所述的方法，其特征在于，所述制作第二金属互连层包括在制作第一金属互连层的底层金属层及探针板互连层的底层探针板时，利用化学气相 沉积和光刻制作不连通第一金属互连层、且连通底层探针板的第二金属互连层的底层金属 层；在制作第一金属互连层的其他各层金属层及探针板互连层的其他各层探针板时，利用 化学气相沉积和光刻在每层制作不连通该层的第一金属互连层的金属层及探针板的第二 金属互连层的金属层；利用光刻和化学气相沉积连通第一金属互连层的顶层金属层和第二金属互连层的顶 层金属层。
6.根据权利要求4所述的方法，其特征在于， 所述第一半导体器件为MOS管；所述第二半导体器件为二极管。
全文摘要
本发明提供了一种等离子体导入损害PID测试装置，包括于晶圆的第一半导体器件上制作出的第一金属互连层；于晶圆的第二半导体器件上、与第一金属互连层同时制作出的探针板互连层；在第一金属互连层中，每层金属层还同时制作有用以收集等离子电荷的天线，且每层金属层通过层间的介质层开设的通孔连接成第一通路；该装置还包括第二金属互连层，第二金属互连层的顶层金属层与第一金属互连层的顶层金属层导通、底层金属层与探针板互连层的底层探针板导通、且每层金属层通过层间的介质层开设的通孔连接成第三通路。本发明还提供了一种制作测试装置的方法。采用本发明提供的装置及方法，能够阻止探针板收集的等离子电荷对半导体器件的损害。
文档编号H01L23/522GK102034816SQ200910196810
公开日2011年4月27日 申请日期2009年9月29日 优先权日2009年9月29日
发明者吴永坚, 甘正浩, 郑凯, 郭锐 申请人:中芯国际集成电路制造(上海)有限公司